AI 반도체 공급망과 시장 — 누가 칩을 만드는가 (2026)

• 들어가며
• AI 칩 가치사슬 한눈에 보기
• 설계, EDA, IP
• 파운드리: TSMC, 삼성, 인텔
• ASML과 EUV
• HBM: SK하이닉스, 삼성, 마이크론
• CoWoS와 첨단 패키징 병목
• 칩 하나의 원가 구조
• Chiplet과 패키징의 진화
• 인터커넥트: 칩을 넘어 시스템으로
• 지정학과 수출 통제
• 클라우드 자체 칩의 부상
• NVIDIA의 지배와 도전자들
• 가격과 공급 제약
• 투자 사이클 논쟁
• 개발자와 기업의 시사점
• 공정 노드와 미세화의 한계
• HBM의 경제학
• 전력이라는 또 하나의 공급망
• 생산 지역의 지도
• 자주 묻는 질문
• 마치며
• 참고 자료

들어가며

AI 모델의 능력에 대한 이야기는 넘쳐나지만, 그 모델을 실제로 돌리는 칩이 어떻게 만들어지는지를 다루는 글은 의외로 적습니다. GPU 한 장, AI 가속기 한 장은 한 회사가 처음부터 끝까지 만드는 물건이 아닙니다. 수십 개의 회사가 얽힌 길고 복잡한 가치사슬의 산물입니다.

설계 회사가 회로를 그리고, EDA 도구가 그 설계를 검증하며, IP 회사가 핵심 블록을 제공하고, 파운드리가 실리콘에 새기며, 패키징 업체가 여러 칩과 메모리를 한 패키지로 묶고, 장비 회사가 그 모든 공정의 기계를 댑니다. 어느 한 단계라도 막히면 칩은 나오지 않습니다.

이 글에서는 2026년 시점에서 AI 칩 공급망을 단계별로 해부하고, 어디에 병목이 있으며, 지정학과 시장 구조가 어떻게 얽혀 있는지, 그리고 자주 등장하는 투자 사이클 논쟁이 무엇인지를 정리합니다. 특정 종목을 추천하려는 글이 아니라, 산업 구조를 이해하기 위한 지도입니다.

AI 칩 가치사슬 한눈에 보기

먼저 전체 흐름을 단순화한 다이어그램으로 그려 보겠습니다.

[설계/아키텍처] → [EDA 도구] → [IP 블록]
       ↓
[파운드리 제조] → [HBM 메모리] → [첨단 패키징(CoWoS 등)]
       ↓
[테스트/검증] → [보드/시스템 통합] → [클라우드/서버 배치]

  옆에서 전 공정을 받치는: [반도체 장비 (EUV 등)]

각 단계는 고도로 전문화되어 있고, 상당수가 소수의 회사에 집중되어 있습니다. 이 집중이 효율을 주는 동시에 병목과 지정학적 위험을 만듭니다. 아래에서 단계별로 살펴보겠습니다.

설계, EDA, IP

칩의 출발점은 설계입니다. AI 가속기의 경우 NVIDIA, AMD, Google, Amazon 같은 회사들이 아키텍처를 정의하고 회로를 그립니다. 그런데 설계 자체도 혼자 하지 못합니다.

• EDA(Electronic Design Automation) 도구: 수십억 개 트랜지스터를 사람이 일일이 배치할 수 없으므로, 자동화 소프트웨어가 배치/배선/검증을 담당합니다. 이 시장은 Synopsys, Cadence, Siemens EDA가 사실상 과점하고 있습니다.
• IP(지식재산) 블록: 모든 회로를 처음부터 설계하지 않습니다. CPU 코어(예: Arm), 인터페이스, 메모리 컨트롤러 같은 검증된 블록을 라이선스로 가져다 씁니다. Arm의 명령어 집합과 코어 IP는 데이터센터 칩에서도 점점 비중이 커지고 있습니다.

이 단계의 특징은 소프트웨어와 라이선스가 핵심이라는 점입니다. 물리적 공장은 없지만, 여기서 막히면 설계 자체가 진행되지 않습니다.

파운드리: TSMC, 삼성, 인텔

설계가 끝나면 그 도면을 실리콘 웨이퍼에 실제로 새기는 곳이 파운드리(foundry)입니다. AI 칩처럼 최첨단 공정(예: 3나노, 2나노급)을 요구하는 제품을 양산할 수 있는 회사는 손에 꼽습니다.

• TSMC(대만): 첨단 로직 파운드리에서 압도적인 위치를 차지합니다. 대부분의 고성능 AI 가속기가 TSMC의 최신 공정에서 만들어집니다. AI 칩 공급망에서 가장 단일하고 중요한 의존 지점입니다.
• 삼성 파운드리(한국): 자체 첨단 공정을 보유한 또 하나의 선두 주자로, 게이트올어라운드(GAA) 같은 차세대 트랜지스터 구조에 일찍 진입했습니다.
• 인텔 파운드리(미국): 자사 칩 제조에서 출발해 외부 고객을 받는 파운드리 사업으로 확장하며, 첨단 공정과 패키징에서 재기를 노리고 있습니다.

첨단 파운드리가 소수에 집중된 이유는 단순합니다. 최신 팹(공장) 하나를 짓는 데 수백억 달러가 들고, 공정 노하우는 수십 년의 축적이 필요합니다. 이 진입 장벽이 곧 공급망의 취약점이 됩니다. 한 지역, 한 회사에 의존도가 높을수록 자연재해나 지정학적 충격에 전체 산업이 흔들릴 수 있습니다.

ASML과 EUV

파운드리가 미세 회로를 그리려면 그만큼 미세한 빛으로 패턴을 새기는 장비가 필요합니다. 여기서 등장하는 것이 EUV(극자외선) 노광 장비입니다.

EUV 장비를 만드는 회사는 사실상 네덜란드의 ASML 하나뿐입니다. 첨단 공정에 필수적인 이 장비 한 대의 가격은 수천만 달러에서, 최신 고개구율(High-NA) 모델은 한 대에 수억 달러에 이릅니다. 제조 과정 자체가 극도로 복잡해 공급량이 제한적입니다.

EUV의 의존 구조:
  첨단 AI 칩  ←의존─  최신 파운드리 공정
  최신 공정    ←의존─  EUV 노광 장비
  EUV 장비     ←독점─  ASML (사실상 단일 공급)

이 단일 의존 구조 때문에, EUV 장비의 생산과 수출이 곧 첨단 칩 생산 능력 전체를 좌우합니다. 장비 한 대의 리드타임이 길고, 수출 통제의 대상이 되기도 하므로 지정학의 핵심 지렛대가 됩니다.

HBM: SK하이닉스, 삼성, 마이크론

AI 가속기는 연산기만 빠르다고 끝이 아닙니다. 거대한 모델 가중치를 빠르게 공급할 메모리 대역폭이 없으면 연산기는 굶주립니다. 이 문제를 푸는 것이 HBM(High Bandwidth Memory)입니다.

HBM은 여러 개의 DRAM 다이를 수직으로 쌓아 올려, 가속기 바로 옆에 붙여 엄청난 대역폭을 제공하는 메모리입니다. AI 칩 한 장에 들어가는 HBM은 칩 원가에서 상당한 비중을 차지하며, 세대가 올라갈수록 그 비중이 커지고 있습니다.

HBM을 양산할 수 있는 회사도 소수입니다.

• SK하이닉스(한국): 고성능 AI 가속기용 HBM에서 선두 지위를 다져 왔습니다.
• 삼성(한국): 메모리 전반의 강자로 HBM 경쟁에 깊이 참여합니다.
• 마이크론(미국): 세 번째 주요 공급자로, AI 수요 확대와 함께 비중을 키우고 있습니다.

HBM은 단순한 부품이 아니라 AI 칩 성능의 결정적 변수입니다. 2026년 현재 차세대 HBM4 세대로 전환이 진행되며, 메모리 회사들이 가속기 회사와 사실상 공동 설계 수준으로 긴밀하게 협업하는 흐름이 강해지고 있습니다.

CoWoS와 첨단 패키징 병목

가속기 다이와 여러 개의 HBM 스택을 한 패키지에 통합하려면, 그것들을 정밀하게 연결하는 첨단 패키징이 필요합니다. 대표적인 기술이 TSMC의 CoWoS(Chip-on-Wafer-on-Substrate)입니다.

여러 칩과 메모리를 하나의 인터포저(interposer) 위에 올려 초고밀도로 배선하는 이 공정은, 사실상 AI 칩의 마지막 조립 단계입니다. 그리고 이 단계가 최근 몇 년간 가장 악명 높은 병목 중 하나였습니다.

패키징 병목의 구조:
  GPU 다이는 충분히 만들 수 있어도
  + HBM 스택을 붙이는 CoWoS 용량이 부족하면
  → 완성된 가속기 출하량이 제한됨

즉 연산 다이를 아무리 많이 찍어내도, 그것들을 HBM과 묶어 줄 패키징 용량이 모자라면 최종 제품이 나오지 않습니다. 이 때문에 파운드리와 패키징 업체들은 CoWoS급 첨단 패키징 캐파를 공격적으로 증설해 왔지만, AI 수요 증가 속도를 따라잡는 일은 늘 도전이었습니다. 공급망에서 "어디가 막혔는가"를 물으면, 최근 답은 종종 첨단 패키징이었습니다.

칩 하나의 원가 구조

AI 가속기 한 장의 가격이 어떻게 형성되는지를 들여다보면, 공급망 각 단계가 어떻게 비용으로 환산되는지 감이 잡힙니다. 정확한 수치는 제품과 시점에 따라 다르지만, 대략적인 비중의 구조는 일관됩니다.

완성된 가속기의 비용을 구성하는 주요 항목 (대략적 비중):
  연산 다이 (파운드리 제조)        : 큰 비중
  HBM 메모리 스택                  : 점점 커지는 비중
  첨단 패키징 (CoWoS 등)           : 의미 있는 비중
  테스트/수율 손실                 : 숨은 비용
  연구개발/소프트웨어 분할 상각     : 가격에 반영

여기서 주목할 점은 HBM의 비중입니다. 세대가 올라갈수록 가속기 한 장에 더 많은, 더 빠른 HBM이 들어가면서, 메모리가 전체 원가에서 차지하는 몫이 커지고 있습니다. 즉 가속기 가격을 좌우하는 것은 연산 다이만이 아니라, 그 옆에 붙는 메모리의 가격과 공급량입니다.

수율(yield)도 숨은 변수입니다. 첨단 공정일수록 결함 확률이 높고, 거대한 다이일수록 결함 하나가 다이 전체를 버리게 만들 위험이 큽니다. 그래서 칩을 작은 조각(chiplet)으로 나누어 수율을 높이는 설계가 점점 보편화되고 있습니다.

Chiplet과 패키징의 진화

과거에는 하나의 거대한 단일 다이(monolithic die)에 모든 기능을 넣는 것이 정석이었습니다. 그러나 다이가 커질수록 수율이 떨어지고 비용이 급증하는 문제 때문에, 최근에는 칩을 여러 개의 작은 chiplet으로 나누어 패키징 단계에서 다시 묶는 방식이 주류가 되고 있습니다.

모놀리식:  [────── 하나의 큰 다이 ──────]  수율 낮음, 유연성 낮음
Chiplet :  [작은 다이][작은 다이][작은 다이]  패키징으로 결합
  → 각 chiplet을 최적 공정으로 제조 가능
  → 결함이 작은 chiplet에 국한되어 수율 개선
  → 같은 chiplet을 여러 제품에 재사용

이 흐름은 패키징의 중요성을 한층 끌어올립니다. chiplet들을 고대역으로 연결하는 패키징 기술 자체가 칩 성능의 핵심 변수가 되기 때문입니다. 앞서 본 CoWoS 같은 첨단 패키징이 단순한 조립이 아니라 설계의 일부로 다뤄지는 이유입니다.

인터커넥트: 칩을 넘어 시스템으로

거대 모델은 가속기 한 장으로 돌릴 수 없습니다. 수백, 수천 장의 가속기를 묶어 하나의 거대한 시스템처럼 동작시켜야 하고, 그 사이를 잇는 인터커넥트(interconnect)가 시스템 전체 성능을 좌우합니다.

계층적 연결 구조:
  칩 내부      : 다이/chiplet 간 초고대역 연결
  서버 내부    : 가속기 간 고속 링크 (예: NVLink)
  서버 사이    : 랙/클러스터 네트워크 (예: UALink, 이더넷 기반)

인터커넥트 표준을 둘러싼 경쟁도 공급망의 중요한 축입니다. 특정 회사의 독자 규격에 묶일지, 개방형 표준을 택할지는 비용과 종속성에 직접 영향을 줍니다. 2026년 현재 NVLink 같은 독자 인터커넥트와 UALink 같은 개방형 진영의 경쟁이 진행되고 있으며, 이는 단순한 기술 선택을 넘어 생태계 주도권 다툼의 성격을 띱니다.

지정학과 수출 통제

AI 칩 공급망은 기술 문제이자 동시에 국가 안보 문제로 다뤄집니다. 첨단 칩이 군사·경제 경쟁력의 핵심으로 인식되면서, 주요국들이 수출 통제와 산업 정책으로 깊이 개입하고 있습니다.

핵심 쟁점들을 정리하면 다음과 같습니다.

• 첨단 칩 수출 통제: 일부 고성능 AI 가속기와 그 제조 장비의 특정 국가 수출이 제한됩니다. 이는 시장을 분할하고, 통제를 우회하기 위한 사양 변형 제품을 낳기도 합니다.
• 장비 수출 통제: EUV를 비롯한 첨단 제조 장비의 수출이 제한되면, 특정 지역의 첨단 공정 자립이 어려워집니다.
• 생산 지역 집중 위험: 첨단 파운드리와 패키징, HBM이 동아시아에 크게 집중되어 있어, 미국과 유럽 등이 자국 내 생산 시설 유치를 위한 보조금 정책을 펴고 있습니다.

이 흐름의 결과로, 효율만을 좇아 한곳에 집중했던 공급망이 안보와 회복력을 고려해 다변화하는 방향으로 재편되고 있습니다. 다만 첨단 공정의 진입 장벽이 워낙 높아, 단기간에 의존도를 낮추기는 어렵다는 현실적 제약도 함께 존재합니다.

클라우드 자체 칩의 부상

오랫동안 데이터센터 AI 칩 시장은 NVIDIA GPU가 지배해 왔습니다. 그런데 대형 클라우드 사업자들이 자체 ASIC(맞춤형 칩)을 설계해 투입하는 흐름이 빠르게 커지고 있습니다.

• Google: TPU 시리즈를 오래 운영해 왔고, 2026년 현재 6세대 Trillium과 추론 특화 7세대 Ironwood를 운용합니다.
• Amazon: 학습용 Trainium과 추론용 Inferentia 계열의 자체 칩을 키워 왔습니다.
• Microsoft: 자체 AI 가속기 라인을 추진하며 내부 워크로드에 적용을 확대하고 있습니다.

이들이 자체 칩을 만드는 이유는 분명합니다. 막대한 추론 비용을 통제하고, 특정 공급자 의존을 줄이며, 자사 워크로드에 최적화된 효율을 얻기 위해서입니다. 업계 전망에서는 추론용 ASIC의 점유율이 2024년 약 15퍼센트 수준에서 2026년 약 40퍼센트 수준까지 확대될 것이라는 추정이 나옵니다. 또한 2026년은 추론 관련 설비투자가 학습 관련 설비투자를 처음으로 추월하는 해로 거론됩니다. 추론 워크로드의 비중이 커질수록, 효율 좋은 맞춤형 칩의 매력이 커지기 때문입니다.

NVIDIA의 지배와 도전자들

그렇다고 NVIDIA의 지위가 흔들렸다고 보기는 이릅니다. 2026년 시점에서도 NVIDIA는 AI 가속기 시장의 약 75에서 80퍼센트가량을 차지하는 것으로 추정됩니다. 그 강점은 칩 자체뿐 아니라 소프트웨어 생태계(CUDA), 네트워킹(NVLink), 그리고 세대마다 빠르게 갱신되는 제품 로드맵에 있습니다.

2026년의 NVIDIA 로드맵을 보면, Blackwell 세대가 2세대 Transformer Engine을 탑재했고, 차세대 Vera Rubin이 HBM4 기반으로 와트당 성능을 크게 끌어올리는 것을 목표로 합니다. 이런 빠른 갱신 속도가 도전자들이 따라잡기 어려운 해자를 만듭니다.

도전자들의 구도는 다음과 같습니다.

이들은 NVIDIA의 전체 지위를 단숨에 뒤집기보다는, 특정 워크로드(특히 추론)와 가격 민감 시장에서 점진적으로 점유를 잠식하는 전략을 취하고 있습니다. 시장이 학습 중심에서 추론 중심으로 무게가 옮겨갈수록, 이 도전자들의 기회는 커집니다.

가격과 공급 제약

AI 칩은 단순히 성능 경쟁만의 시장이 아닙니다. 공급 제약이 가격과 가용성을 좌우하는 시장이기도 합니다. 앞서 본 CoWoS 패키징 캐파, HBM 생산량, 첨단 파운드리 슬롯이 모두 제한 요소로 작동합니다.

이런 제약은 몇 가지 결과를 낳습니다.

• 고성능 가속기는 종종 수요가 공급을 초과해, 확보 자체가 경쟁력이 됩니다.
• 대형 클라우드 사업자들은 장기 선구매 계약으로 캐파를 미리 묶어 둡니다.
• 공급 부족은 자체 칩 개발과 대안 가속기 채택의 동기를 강화합니다.

요컨대 AI 칩 시장의 가격은 설계 우수성만으로 결정되지 않고, 공급망 병목 지점들의 캐파에 의해 함께 결정됩니다. 이것이 공급망 구조를 이해하는 일이 곧 시장을 이해하는 일인 이유입니다.

투자 사이클 논쟁

2026년 현재 가장 뜨거운 논쟁 중 하나는, 지금의 막대한 AI 인프라 투자가 지속 가능한가입니다. 데이터센터, 가속기, 전력 인프라에 투입되는 설비투자 규모가 역사적으로도 손꼽힐 만큼 커지면서, 두 가지 시각이 맞섭니다.

• 낙관론: AI가 생산성과 신규 서비스를 통해 충분한 수익을 창출하며, 추론 수요가 학습 수요를 넘어 장기적으로 성장한다. 따라서 현재의 투자는 미래 수요를 선제적으로 준비하는 합리적 행동이다.
• 신중론: 투자 회수에 비해 실제 매출 성장이 더디면, 과잉 설비와 가격 하락으로 이어질 수 있다. 특정 단계의 병목이 풀리면서 공급이 한꺼번에 늘면 수급이 역전될 위험도 있다.

어느 쪽이 옳은지는 시간이 답할 문제이며, 이 글의 목적은 정답을 단정하는 것이 아닙니다. 다만 분명한 것은, 이 논쟁의 향방이 앞서 설명한 공급망 각 단계의 캐파 증설 결정과 가격에 직접 영향을 준다는 점입니다. 수요 전망이 바뀌면 파운드리와 패키징, 메모리의 증설 계획이 함께 출렁입니다.

개발자와 기업의 시사점

이 공급망 구조를 이해하면 실무적으로도 도움이 됩니다.

• 가속기 가용성은 변동한다: 특정 칩이 항상 충분히 공급되리라 가정하지 말고, 대안 가속기와 이식 가능성을 염두에 두는 것이 회복력 있는 전략입니다.
• 추론 효율이 점점 중요해진다: 시장 무게가 추론으로 옮겨가는 만큼, 모델 경량화·양자화·서빙 최적화의 가치가 커집니다.
• 공급망 다변화는 비용과 안정성의 트레이드오프다: 단일 공급자에 묶이는 위험과, 다변화에 드는 비용을 함께 저울질해야 합니다.
• 지정학 변수는 기술 결정에 스며든다: 수출 통제와 보조금 정책이 어떤 칩을 어디서 쓸 수 있는지에 영향을 줍니다.

기업 차원에서는 단순히 "가장 빠른 칩"을 좇기보다, 총소유비용과 공급 안정성, 소프트웨어 생태계를 함께 보는 균형 잡힌 시각이 필요합니다.

공정 노드와 미세화의 한계

파운드리를 이야기할 때 빠지지 않는 표현이 "몇 나노 공정"입니다. 3나노, 2나노 같은 숫자는 한때 트랜지스터의 실제 물리적 치수를 가리켰지만, 지금은 세대를 구분하는 마케팅적 명칭에 가깝습니다. 중요한 것은 숫자 자체가 아니라, 세대가 올라갈수록 같은 면적에 더 많은 트랜지스터를 더 적은 전력으로 넣을 수 있다는 방향성입니다.

공정 세대의 의미 (대략적 경향):
  새 세대로 갈수록
    + 같은 면적에 더 많은 트랜지스터 (밀도 향상)
    + 같은 성능을 더 낮은 전력으로 (전력 효율)
    - 그러나 개발 비용과 팹 건설 비용은 급증
    - 미세화 자체가 물리 한계에 가까워짐

문제는 미세화가 점점 어려워진다는 점입니다. 트랜지스터를 더 작게 만들수록 누설 전류, 열, 변동성 같은 물리적 난제가 커지고, 새 공정을 개발하는 비용도 기하급수적으로 늘어납니다. 그래서 업계는 단순히 더 작게 만드는 길 외에, 칩을 여러 조각으로 나누는 chiplet, 더 똑똑하게 쌓는 패키징, 그리고 새로운 트랜지스터 구조(게이트올어라운드 등)로 활로를 찾고 있습니다.

게이트올어라운드(GAA)는 그 대표적인 예입니다. 기존 핀펫(FinFET) 구조의 한계를 넘어, 채널을 사방에서 게이트가 감싸 전류를 더 정밀하게 제어합니다. 2026년 현재 첨단 파운드리들이 이 구조로 전환하며 미세화의 다음 단계를 열고 있습니다. 즉 "몇 나노"라는 숫자 뒤에는, 트랜지스터 구조 자체를 다시 설계하는 깊은 공학이 숨어 있습니다.

HBM의 경제학

앞에서 HBM이 AI 칩 원가에서 점점 큰 비중을 차지한다고 했습니다. 이를 조금 더 들여다보면, HBM이 왜 그렇게 비싸고 왜 공급이 빡빡한지 이해할 수 있습니다.

HBM은 여러 DRAM 다이를 수직으로 쌓고, 그 사이를 수많은 미세 통로(TSV, 실리콘 관통 전극)로 연결합니다. 이렇게 쌓는 공정 자체가 까다롭고, 한 층이라도 결함이 생기면 전체 스택을 버려야 할 위험이 있어 수율 관리가 어렵습니다.

HBM이 비싸고 빡빡한 이유:
  여러 DRAM 다이를 수직으로 적층 (난이도 높음)
  + TSV로 수천 개의 미세 연결 (정밀 공정)
  + 한 층 결함이 스택 전체에 영향 (수율 압박)
  + AI 가속기마다 여러 스택이 필요 (수요 폭증)
  → 공급이 수요를 따라가기 어렵고 단가가 높음

여기에 세대 전환의 부담이 더해집니다. 2026년 현재 진행 중인 HBM4로의 전환은 대역폭과 용량을 키우지만, 동시에 더 어려운 적층과 더 넓은 인터페이스를 요구합니다. 메모리 회사와 가속기 회사가 사실상 공동 설계에 가까운 수준으로 협업하는 이유가 여기에 있습니다. HBM은 이제 가속기와 별개로 끼워 넣는 부품이 아니라, 가속기 설계의 일부로 함께 짜이는 핵심 요소입니다.

전력이라는 또 하나의 공급망

칩 공급망을 이야기할 때 자주 빠지는 고리가 전력입니다. 가속기를 아무리 많이 확보해도, 그것을 돌릴 전기와 그 열을 식힐 냉각이 없으면 무용지물입니다. 2026년 현재 대형 AI 데이터센터의 진짜 병목은 종종 칩이 아니라 전력 공급입니다.

AI 데이터센터의 제약 사슬:
  가속기 확보  →  랙에 설치  →  전력 공급  →  냉각
  어느 한 고리라도 막히면 실제 연산 능력이 제한됨

  최근 부각된 병목: 전력 인프라와 냉각

대규모 클러스터는 한 도시의 일부에 맞먹는 전력을 소비하기도 합니다. 그래서 데이터센터 입지가 전력망과 발전 용량에 따라 정해지고, 일부 사업자는 자체 발전이나 장기 전력 구매 계약까지 동원합니다. 또한 칩의 전력당 성능(perf/watt)이 단순한 기술 지표를 넘어 운영비를 좌우하는 핵심 변수가 되었습니다. 같은 연산을 더 적은 전력으로 해내는 칩이, 전력이 제약된 환경에서는 곧 더 많은 연산을 의미하기 때문입니다.

냉각도 함께 진화합니다. 공랭의 한계를 넘어 직접 액냉이나 액침 냉각이 도입되며, 칩 설계 단계부터 발열과 냉각을 함께 고려하는 흐름이 강해지고 있습니다. 결국 AI 인프라는 칩 단독이 아니라, 전력과 냉각을 포함한 시스템 전체로 확장된 공급망 위에서 작동합니다.

생산 지역의 지도

AI 칩 공급망의 각 단계가 지리적으로 어디에 집중되어 있는지를 한눈에 보면, 왜 지정학이 이렇게 중요한지가 분명해집니다. 정확한 점유율은 시점에 따라 변하지만, 대략적인 집중 구조는 다음과 같습니다.

이 지도에서 드러나는 것은, 가장 중요한 단계들이 소수의 지역과 회사에 극도로 집중되어 있다는 사실입니다. 효율 면에서는 합리적이지만, 회복력 면에서는 취약합니다. 한 지역의 자연재해나 지정학적 충격이 전체 공급망을 흔들 수 있기 때문에, 각국이 자국 내 생산 시설 유치에 막대한 보조금을 쏟는 것입니다.

자주 묻는 질문

Q. 왜 NVIDIA는 직접 칩을 만들지 않고 TSMC에 맡기나요?

NVIDIA는 설계 전문(팹리스) 회사입니다. 첨단 팹 하나를 짓고 운영하는 데 수백억 달러와 수십 년의 공정 노하우가 필요하므로, 설계에 집중하고 제조는 TSMC 같은 전문 파운드리에 맡기는 분업이 효율적입니다. 이 분업 구조가 현대 반도체 산업의 기본 형태입니다.

Q. 클라우드 자체 칩이 NVIDIA를 대체할까요?

단기에 전면 대체하기보다, 특정 워크로드(특히 추론)에서 점진적으로 점유를 나눠 갖는 그림에 가깝습니다. 자체 칩은 비용 통제와 워크로드 최적화에 강하지만, NVIDIA의 소프트웨어 생태계(CUDA)와 빠른 로드맵은 여전히 강력한 해자입니다. 시장이 추론 중심으로 옮겨갈수록 자체 칩의 기회가 커지는 구조입니다.

Q. HBM 공급 부족은 언제 풀리나요?

메모리 회사들이 캐파를 공격적으로 증설하고 있지만, 세대 전환(HBM4 등)이 겹치면 공급이 다시 빡빡해지곤 합니다. 수요 증가 속도와 증설 속도의 경주이므로, 특정 시점을 단정하기는 어렵습니다. 분명한 것은 HBM이 당분간 가속기 공급의 핵심 제약으로 남으리라는 점입니다.

Q. 수출 통제가 시장에 미치는 실질적 영향은 무엇인가요?

시장이 지역별로 분할되고, 통제를 우회하기 위한 사양 변형 제품이 등장하며, 통제 대상 지역에서 자체 생태계 구축 동기가 강해집니다. 또한 장기적으로는 공급망 다변화와 자국 생산 투자라는 큰 흐름을 가속합니다.

마치며

AI 칩 한 장은 한 회사의 작품이 아니라, 설계와 EDA, IP, 파운드리, HBM, 패키징, 장비를 잇는 길고 정교한 사슬의 결과물입니다. 이 사슬의 각 고리는 소수의 회사에 집중되어 있어 효율을 주는 동시에 병목과 지정학적 위험을 만듭니다.

2026년의 풍경은 NVIDIA의 강한 지배 속에서 클라우드 자체 칩과 추론 특화 도전자들이 점진적으로 영역을 넓히고, 추론 투자가 학습 투자를 처음으로 추월하며, 첨단 패키징과 HBM이 핵심 병목으로 작동하는 모습입니다. 그리고 그 위로 지정학과 투자 사이클 논쟁이 큰 변수로 드리워져 있습니다.

누가 칩을 만드는가라는 질문의 답은 결국 하나의 이름이 아니라, 서로 의존하는 수많은 이름들의 네트워크입니다. 그 네트워크의 지도를 머릿속에 그려 두는 것만으로도, 쏟아지는 뉴스 속에서 무엇이 진짜 중요한 변화인지 가늠하는 눈이 생깁니다.

참고 자료

• TSMC 공식 사이트
• ASML 공식 사이트 (EUV 기술)
• SK하이닉스 HBM 소개
• Micron HBM 제품 소개
• NVIDIA Blackwell Architecture
• Google Cloud TPU 소개
• AWS Trainium 소개
• SemiAnalysis (반도체 산업 분석 매체)