AI半導体のサプライチェーンと市場 — 誰がチップを作るのか (2026)

• はじめに
• AIチップのバリューチェーンを一望する
• 設計、EDA、IP
• ファウンドリ: TSMC、Samsung、Intel
• ASMLとEUV
• HBM: SK hynix、Samsung、Micron
• CoWoSと先端パッケージングのボトルネック
• チップ一枚の原価構造
• Chipletとパッケージングの進化
• インターコネクト: チップを超えてシステムへ
• 地政学と輸出規制
• クラウド自社チップの台頭
• NVIDIAの支配と挑戦者たち
• 価格と供給制約
• 投資サイクル論争
• 開発者と企業への示唆
• おわりに
• 参考資料

はじめに

AIモデルの能力についての話はあふれていますが、そのモデルを実際に動かすチップがどう作られるのかを扱う記事は意外と少ないものです。GPU一枚、AIアクセラレータ一枚は、一つの会社が最初から最後まで作る品物ではありません。数十社が絡み合う長く複雑なバリューチェーンの産物です。

設計会社が回路を描き、EDAツールがその設計を検証し、IP会社が中核ブロックを提供し、ファウンドリがシリコンに刻み、パッケージング業者が複数のチップとメモリを一つのパッケージにまとめ、装置会社がそのすべての工程の機械を供給します。どの一段でも詰まれば、チップは出てきません。

本記事では、2026年時点でAIチップのサプライチェーンを段階ごとに解剖し、どこにボトルネックがあるのか、地政学と市場構造がどう絡んでいるのか、そしてよく登場する投資サイクル論争とは何かを整理します。特定の銘柄を推奨する記事ではなく、産業構造を理解するための地図です。

AIチップのバリューチェーンを一望する

まず全体の流れを単純化した図で描いてみましょう。

[設計/アーキテクチャ] → [EDAツール] → [IPブロック]
       ↓
[ファウンドリ製造] → [HBMメモリ] → [先端パッケージング(CoWoS など)]
       ↓
[テスト/検証] → [ボード/システム統合] → [クラウド/サーバ配置]

  脇から全工程を支える: [半導体装置 (EUV など)]

各段階は高度に専門化されており、その多くが少数の会社に集中しています。この集中が効率を与えると同時に、ボトルネックと地政学的リスクを生みます。以下で段階ごとに見ていきましょう。

設計、EDA、IP

チップの出発点は設計です。AIアクセラレータの場合、NVIDIA、AMD、Google、Amazonといった会社がアーキテクチャを定義し回路を描きます。ところが設計そのものも一人ではできません。

• EDA(Electronic Design Automation)ツール: 数十億個のトランジスタを人が一つずつ配置することはできないので、自動化ソフトウェアが配置/配線/検証を担います。この市場はSynopsys、Cadence、Siemens EDAが事実上の寡占です。
• IP(知的財産)ブロック: すべての回路を一から設計するわけではありません。CPUコア(例: Arm)、インターフェース、メモリコントローラといった検証済みのブロックをライセンスで持ってきて使います。Armの命令セットとコアIPは、データセンターチップでも比重が増しています。

この段階の特徴は、ソフトウェアとライセンスが核心だという点です。物理的な工場はありませんが、ここで詰まれば設計そのものが進みません。

ファウンドリ: TSMC、Samsung、Intel

設計が終わると、その図面をシリコンウェハに実際に刻むのがファウンドリ(foundry)です。AIチップのように最先端プロセス(例: 3ナノ、2ナノ級)を要求する製品を量産できる会社は数えるほどです。

• TSMC(台湾): 先端ロジックファウンドリで圧倒的な位置を占めます。大半の高性能AIアクセラレータがTSMCの最新プロセスで作られます。AIチップのサプライチェーンで最も単一かつ重要な依存点です。
• Samsung Foundry(韓国): 独自の先端プロセスを持つもう一つの先頭走者で、ゲートオールアラウンド(GAA)のような次世代トランジスタ構造へ早期に参入しました。
• Intel Foundry(米国): 自社チップ製造から出発し、外部顧客を受けるファウンドリ事業へ拡張し、先端プロセスとパッケージングで再起を狙っています。

先端ファウンドリが少数に集中する理由は単純です。最新のファブ(工場)一つを建てるのに数百億ドルかかり、プロセスのノウハウは数十年の蓄積を要します。この参入障壁が、そのままサプライチェーンの脆弱性になります。一つの地域、一つの会社への依存度が高いほど、自然災害や地政学的衝撃で産業全体が揺れかねません。

ASMLとEUV

ファウンドリが微細な回路を描くには、それだけ微細な光でパターンを刻む装置が必要です。ここで登場するのがEUV(極端紫外線)露光装置です。

EUV装置を作る会社は、事実上オランダのASML一社だけです。先端プロセスに不可欠なこの装置一台の価格は数千万ドルから、最新の高開口率(High-NA)モデルは一台で数億ドルに達します。製造過程そのものが極度に複雑で、供給量が限られます。

EUV の依存構造:
  先端AIチップ  ←依存─  最新ファウンドリプロセス
  最新プロセス   ←依存─  EUV露光装置
  EUV装置        ←独占─  ASML (事実上の単一供給)

この単一依存の構造のため、EUV装置の生産と輸出が、そのまま先端チップの生産能力全体を左右します。装置一台のリードタイムが長く、輸出規制の対象になることもあるので、地政学の核心的なてことなります。

HBM: SK hynix、Samsung、Micron

AIアクセラレータは演算器が速いだけでは終わりません。巨大なモデルの重みを高速に供給するメモリ帯域がなければ、演算器は飢えます。この問題を解くのがHBM(High Bandwidth Memory)です。

HBMは複数のDRAMダイを垂直に積み上げ、アクセラレータのすぐ隣に付けて莫大な帯域を提供するメモリです。AIチップ一枚に入るHBMはチップ原価でかなりの比重を占め、世代が上がるほどその比重が大きくなります。

HBMを量産できる会社も少数です。

• SK hynix(韓国): 高性能AIアクセラレータ向けHBMで先頭の地位を固めてきました。
• Samsung(韓国): メモリ全般の強者でHBM競争に深く参加します。
• Micron(米国): 三番目の主要供給者で、AI需要拡大とともに比重を高めています。

HBMは単なる部品ではなく、AIチップ性能の決定的な変数です。2026年現在、次世代HBM4世代への転換が進み、メモリ会社がアクセラレータ会社と事実上の共同設計に近い水準で緊密に協業する流れが強まっています。

CoWoSと先端パッケージングのボトルネック

アクセラレータのダイと複数のHBMスタックを一つのパッケージに統合するには、それらを精密につなぐ先端パッケージングが必要です。代表的な技術がTSMCのCoWoS(Chip-on-Wafer-on-Substrate)です。

複数のチップとメモリを一つのインターポーザ(interposer)の上に載せ、超高密度で配線するこの工程は、事実上AIチップの最後の組み立て段階です。そしてこの段階が、近年最も悪名高いボトルネックの一つでした。

パッケージングのボトルネックの構造:
  GPUダイは十分に作れても
  + HBMスタックを付けるCoWoSの容量が足りなければ
  → 完成したアクセラレータの出荷量が制限される

つまり演算ダイをいくら大量に刻んでも、それらをHBMと束ねるパッケージング容量が足りなければ、最終製品は出てきません。このためファウンドリとパッケージング業者はCoWoS級の先端パッケージング容量を積極的に増設してきましたが、AI需要の増加速度に追いつくことは常に挑戦でした。サプライチェーンで「どこが詰まっているのか」と問えば、最近の答えはしばしば先端パッケージングでした。

チップ一枚の原価構造

AIアクセラレータ一枚の価格がどう形成されるかを覗くと、サプライチェーンの各段階がどう費用に換算されるかの感覚がつかめます。正確な数値は製品と時点によって異なりますが、おおよその比重の構造は一貫しています。

完成したアクセラレータの費用を構成する主な項目 (おおよその比重):
  演算ダイ (ファウンドリ製造)        : 大きな比重
  HBMメモリスタック                  : 次第に大きくなる比重
  先端パッケージング (CoWoS など)    : 意味のある比重
  テスト/歩留まり損失                : 隠れた費用
  研究開発/ソフトウェアの分割償却     : 価格に反映

ここで注目すべきはHBMの比重です。世代が上がるほどアクセラレータ一枚により多く、より速いHBMが入り、メモリが全体の原価に占める割合が大きくなっています。つまりアクセラレータの価格を左右するのは演算ダイだけでなく、その隣に付くメモリの価格と供給量です。

歩留まり(yield)も隠れた変数です。先端プロセスほど欠陥確率が高く、巨大なダイほど欠陥一つがダイ全体を捨てさせるリスクが大きいです。そのためチップを小さな破片(chiplet)に分けて歩留まりを高める設計が次第に普及しています。

Chipletとパッケージングの進化

かつては一つの巨大な単一ダイ(monolithic die)にすべての機能を入れるのが定石でした。しかしダイが大きくなるほど歩留まりが下がり費用が急増する問題のため、近年はチップを複数の小さなchipletに分け、パッケージング段階で再び束ねる方式が主流になっています。

モノリシック:  [────── 一つの大きなダイ ──────]  歩留まり低い, 柔軟性低い
Chiplet    :  [小さなダイ][小さなダイ][小さなダイ]  パッケージングで結合
  → 各chipletを最適プロセスで製造可能
  → 欠陥が小さなchipletに限定され歩留まり改善
  → 同じchipletを複数製品で再利用

この流れはパッケージングの重要性をさらに一段引き上げます。chiplet同士を高帯域でつなぐパッケージング技術そのものがチップ性能の核心的な変数になるからです。前に見たCoWoSのような先端パッケージングが、単なる組み立てではなく設計の一部として扱われる理由です。

インターコネクト: チップを超えてシステムへ

巨大モデルはアクセラレータ一枚では回せません。数百、数千枚のアクセラレータを束ねて一つの巨大なシステムのように動作させねばならず、その間をつなぐインターコネクト(interconnect)がシステム全体の性能を左右します。

階層的な接続構造:
  チップ内部    : ダイ/chiplet 間の超高帯域接続
  サーバ内部    : アクセラレータ間の高速リンク (例: NVLink)
  サーバ間      : ラック/クラスタネットワーク (例: UALink, イーサネットベース)

インターコネクト標準をめぐる競争もサプライチェーンの重要な軸です。特定の会社の独自規格に縛られるか、開放型標準を選ぶかは、費用と依存に直接影響します。2026年現在、NVLinkのような独自インターコネクトとUALinkのような開放型陣営の競争が進んでおり、これは単なる技術選択を超えてエコシステムの主導権争いの性格を帯びます。

地政学と輸出規制

AIチップのサプライチェーンは、技術問題であると同時に国家安全保障の問題として扱われます。先端チップが軍事・経済の競争力の核心と認識されるにつれ、主要国が輸出規制と産業政策で深く介入しています。

核心的な論点を整理すると次の通りです。

• 先端チップの輸出規制: 一部の高性能AIアクセラレータとその製造装置の特定国への輸出が制限されます。これは市場を分割し、規制を回避するための仕様変更製品を生むこともあります。
• 装置の輸出規制: EUVをはじめとする先端製造装置の輸出が制限されると、特定地域の先端プロセスの自立が難しくなります。
• 生産地域の集中リスク: 先端ファウンドリとパッケージング、HBMが東アジアに大きく集中しており、米国や欧州などが自国内の生産施設誘致のための補助金政策を進めています。

この流れの結果、効率だけを追って一か所に集中していたサプライチェーンが、安全保障とレジリエンスを考慮して多様化する方向へ再編されています。ただし先端プロセスの参入障壁があまりに高く、短期間で依存度を下げるのは難しいという現実的な制約も併存します。

クラウド自社チップの台頭

長らくデータセンターのAIチップ市場はNVIDIA GPUが支配してきました。ところが大手クラウド事業者が自社ASIC(カスタムチップ)を設計して投入する流れが急速に大きくなっています。

• Google: TPUシリーズを長く運用してきており、2026年現在は第6世代Trilliumと推論特化の第7世代Ironwoodを運用します。
• Amazon: 学習用Trainiumと推論用Inferentia系列の自社チップを育ててきました。
• Microsoft: 自社AIアクセラレータのラインを推進し、内部ワークロードへの適用を拡大しています。

彼らが自社チップを作る理由は明白です。莫大な推論コストを制御し、特定供給者への依存を減らし、自社ワークロードに最適化された効率を得るためです。業界の見通しでは、推論用ASICのシェアが2024年の約15パーセント水準から2026年には約40パーセント水準まで拡大するという推定が出ています。また2026年は、推論関連の設備投資が学習関連の設備投資を初めて追い越す年として挙げられます。推論ワークロードの比重が増すほど、効率の良いカスタムチップの魅力が増すからです。

NVIDIAの支配と挑戦者たち

とはいえNVIDIAの地位が揺らいだと見るのは早計です。2026年時点でもNVIDIAはAIアクセラレータ市場の約75から80パーセントほどを占めると推定されます。その強みはチップそのものだけでなく、ソフトウェアエコシステム(CUDA)、ネットワーキング(NVLink)、そして世代ごとに速く更新される製品ロードマップにあります。

2026年のNVIDIAのロードマップを見ると、Blackwell世代が第2世代Transformer Engineを搭載し、次世代Vera RubinがHBM4ベースでワットあたり性能を大きく引き上げることを目標とします。この速い更新ペースが、挑戦者には追いつきにくい堀を作ります。

挑戦者の構図は次の通りです。

彼らはNVIDIAの全体的な地位を一気に覆すより、特定のワークロード(特に推論)と価格に敏感な市場で、漸進的にシェアを浸食する戦略を取っています。市場が学習中心から推論中心へ重心を移すほど、これら挑戦者の機会は大きくなります。

価格と供給制約

AIチップは単に性能競争だけの市場ではありません。供給制約が価格と可用性を左右する市場でもあります。前述のCoWoSパッケージング容量、HBM生産量、先端ファウンドリのスロットが、いずれも制限要因として働きます。

こうした制約はいくつかの結果を生みます。

• 高性能アクセラレータはしばしば需要が供給を超え、確保そのものが競争力になります。
• 大手クラウド事業者は長期の先行購入契約で容量を事前に押さえます。
• 供給不足は、自社チップ開発と代替アクセラレータ採用の動機を強めます。

要するにAIチップ市場の価格は設計の優秀さだけで決まらず、サプライチェーンのボトルネック地点の容量によっても決まります。これがサプライチェーン構造を理解することが、そのまま市場を理解することになる理由です。

投資サイクル論争

2026年現在、最も熱い論争の一つは、今の莫大なAIインフラ投資が持続可能かどうかです。データセンター、アクセラレータ、電力インフラに投じられる設備投資の規模が歴史的にも指折りなほど大きくなる中で、二つの見方が対立します。

• 楽観論: AIが生産性と新規サービスを通じて十分な収益を生み、推論需要が学習需要を超えて長期的に成長する。したがって現在の投資は将来需要を先取りして備える合理的な行動だ。
• 慎重論: 投資回収に比べて実際の売上成長が遅ければ、過剰設備と価格下落につながりうる。特定段階のボトルネックが解けて供給が一斉に増えれば、需給が逆転するリスクもある。

どちらが正しいかは時間が答える問題であり、この記事の目的は正解を断定することではありません。ただ明らかなのは、この論争の行方が、前述したサプライチェーン各段階の容量増設の決定と価格に直接影響を与えるという点です。需要見通しが変われば、ファウンドリとパッケージング、メモリの増設計画が一緒に揺れます。

開発者と企業への示唆

このサプライチェーン構造を理解すれば、実務的にも役立ちます。

• アクセラレータの可用性は変動する: 特定のチップが常に十分に供給されると仮定せず、代替アクセラレータと移植可能性を念頭に置くのがレジリエントな戦略です。
• 推論効率がますます重要になる: 市場の重心が推論へ移るほど、モデル軽量化・量子化・サービング最適化の価値が大きくなります。
• サプライチェーンの多様化はコストと安定性のトレードオフだ: 単一供給者に縛られるリスクと、多様化にかかるコストを併せて天秤にかける必要があります。
• 地政学の変数は技術決定に染み込む: 輸出規制と補助金政策が、どのチップをどこで使えるかに影響します。

企業のレベルでは、単に「最も速いチップ」を追うより、総所有コストと供給安定性、ソフトウェアエコシステムを併せて見るバランスの取れた視点が必要です。

おわりに

AIチップ一枚は一つの会社の作品ではなく、設計とEDA、IP、ファウンドリ、HBM、パッケージング、装置をつなぐ長く精巧な鎖の結果物です。この鎖の各環は少数の会社に集中しており、効率を与えると同時にボトルネックと地政学的リスクを生みます。

2026年の風景は、NVIDIAの強い支配の中でクラウド自社チップと推論特化の挑戦者が漸進的に領域を広げ、推論投資が学習投資を初めて追い越し、先端パッケージングとHBMが核心的なボトルネックとして働く姿です。そしてその上に、地政学と投資サイクル論争が大きな変数として垂れ込めています。

誰がチップを作るのかという問いの答えは、結局一つの名前ではなく、互いに依存する数多くの名前のネットワークです。そのネットワークの地図を頭の中に描いておくだけでも、押し寄せるニュースの中で何が本当に重要な変化なのかを見極める目が育ちます。

参考資料

• TSMC 公式サイト
• ASML 公式サイト (EUV技術)
• SK hynix HBM 紹介
• Micron HBM 製品紹介
• NVIDIA Blackwell Architecture
• Google Cloud TPU 紹介
• AWS Trainium 紹介
• SemiAnalysis (半導体産業分析メディア)