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AI 메모리 슈퍼사이클의 정점: 2026년 반도체 시장을 뒤흔들 HBM의 5가지 결정적 모멘텀
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- 도입부: '메모리 벽(Memory Wall)'에 부딪힌 AI, 구원투수로 등장한 HBM
- [Takeaway 1] 90년대 이후 최대의 부흥기: '메모리 슈퍼사이클'의 귀환
- [Takeaway 2] 16단(16-Hi)의 한계를 깨다: 머리카락 3분의 1 두께의 마법
- [Takeaway 3] '커스텀 HBM(cHBM)'의 시대: 메모리가 로직을 품다
- [Takeaway 4] SK하이닉스의 수성 vs 삼성 · 마이크론의 반격
- [Takeaway 5] HBM vs GDDR: 왜 내 게이밍 PC에는 HBM이 들어가지 않을까?
- HBM 세대별 종합 비교표
- 기술 로드맵: HBM의 미래 (2026~2030)
- 투자 시사점: 메모리 슈퍼사이클에서의 기회와 리스크
- 결론: 'Memory-as-Compute'로의 패러다임 전환
- References
도입부: '메모리 벽(Memory Wall)'에 부딪힌 AI, 구원투수로 등장한 HBM
"The memory wall is the single greatest bottleneck in the history of computing." — Wm. A. Wulf & Sally A. McKee, "Hitting the Memory Wall" (1995)
1995년, 버지니아 대학교의 Wulf 교수와 McKee 교수는 프로세서 성능과 메모리 대역폭 사이의 격차가 컴퓨팅의 미래를 위협할 것이라 경고했다. 30년이 지난 2026년, 이 예언은 AI 시대의 가장 뼈아픈 현실이 되었다.
연산 능력 vs 메모리 대역폭: 30년간의 괴리
지난 20년간 컴퓨팅 성능은 약 10,000배 향상된 반면, 메모리 대역폭은 겨우 10배 증가하는 데 그쳤다. TrendForce에 따르면, 서버 하드웨어의 peak FLOPS는 2년마다 3.0배 스케일링되는 반면, DRAM 대역폭은 1.6배, 인터커넥트 대역폭은 1.4배에 불과하다. 이 구조적 불균형은 AI 워크로드가 본질적으로 메모리 대역폭 제한(memory-bandwidth-limited) 워크로드임을 의미한다.
[메모리 벽(Memory Wall) 개념도]
Performance
^
| ★ GPU Compute (FLOPS)
| / ~3.0x / 2년
| /
| / ☆ Memory Bandwidth
| / / ~1.6x / 2년
|/ /
|----------/----------→ Time
| /
| / ← 이 갭이 "Memory Wall"
| /
|------/
|
+--------------------------------→ Year
2000 2010 2020 2026
조(兆) 단위 파라미터 시대의 도래
2026년 현재, AI 모델의 파라미터 수는 이미 수조(Trillion) 단위를 넘어서고 있다. GPT-4급 모델들은 1조 이상의 파라미터를 가지며, 차세대 모델들은 10조 파라미터를 향해 치닫고 있다. 모델 하나를 메모리에 올리는 것만으로도 수십~수백 GB의 HBM이 필요하고, 학습(Training)과 추론(Inference) 과정에서 이 메모리를 초당 수 TB 속도로 읽고 써야 한다.
NVIDIA Vera Rubin: HBM4의 첫 번째 대규모 소비처
NVIDIA는 2026년 CES에서 차세대 AI 플랫폼 Vera Rubin을 공개했다. TSMC 3nm 공정으로 제작되는 Rubin GPU는 3,360억 개 트랜지스터를 집적하며, NVFP4 추론 기준 50 PFLOPS를 달성한다. 핵심은 메모리다. 각 Rubin GPU는 8개의 HBM4 스택을 탑재해 총 288GB 용량과 약 13 TB/s 이상의 메모리 대역폭을 제공한다. 이는 Blackwell 대비 메모리 대역폭이 약 3배 증가한 수치다.
Vera Rubin NVL72 랙 시스템은 72개의 Rubin GPU와 36개의 Vera CPU를 하나의 통합 컴퓨팅 패브릭으로 운영하며, NVL144 풀 랙 구성에서는 무려 20,736 TB의 HBM4 메모리를 탑재한다.
| 항목 | Blackwell B200 | Rubin | 변화 |
|---|---|---|---|
| 공정 | TSMC 4nm | TSMC 3nm | 1세대 미세화 |
| 트랜지스터 | 2,080억 개 | 3,360억 개 | +61.5% |
| NVFP4 추론 | 10 PFLOPS | 50 PFLOPS | 5x |
| NVFP4 학습 | 10 PFLOPS | 35 PFLOPS | 3.5x |
| HBM 세대 | HBM3E | HBM4 | 1세대 진화 |
| GPU당 HBM 용량 | 192 GB | 288 GB | +50% |
| 메모리 대역폭 | ~8 TB/s | ~13 TB/s | +62.5% |
1조 달러 반도체 시장의 심장부
2026년, 글로벌 반도체 시장은 사상 최초로 1조 달러(약 1T) 돌파가 확실시된다. Omdia의 분석에 따르면, 컴퓨팅 및 데이터 스토리지 부문이 전년 대비 41.4% 성장하며 5,000억 달러를 돌파할 전망이다. SIA(Semiconductor Industry Association)는 2025년 $7,917억 달러 매출 이후, 2026년 1조 달러를 공식 예측했다.
이 거대한 시장의 중심에 메모리 반도체가 있으며, 그 중에서도 **HBM(High Bandwidth Memory)**은 AI 인프라의 **전략적 초크포인트(Strategic Chokepoint)**로 부상했다. SK하이닉스와 마이크론은 2026년 HBM 생산량 전체가 이미 매진(sold out) 상태임을 보고했으며, 이는 HBM이 단순한 부품이 아닌 AI 산업의 희소 자원이 되었음을 의미한다.
[Takeaway 1] 90년대 이후 최대의 부흥기: '메모리 슈퍼사이클'의 귀환
Bank of America의 선언: "1990년대 이후 최대 부흥"
Bank of America(BofA)는 2026년 메모리 반도체 시장을 **"1990년대 이후 최대의 슈퍼사이클"**로 정의했다. 이는 단순한 업황 호조가 아니라, AI 인프라 투자라는 구조적 수요 변화가 만들어낸 패러다임 전환이다.
"SK hynix is our global memory industry's Top Pick — the primary beneficiary of the AI-driven memory supercycle." — Bank of America, 2026 Semiconductor Outlook
메모리 시장 규모 전망: $440B의 거대한 물결
BofA는 2026년 글로벌 메모리 반도체 시장이 약 **$440B(4,400억 달러)**에 달할 것으로 전망한다. 이를 구성하는 핵심 지표는 다음과 같다:
| 지표 | 2025년 | 2026년(E) | YoY 증감 |
|---|---|---|---|
| DRAM 매출 | — | +51% YoY | +51% |
| NAND 매출 | — | +45% YoY | +45% |
| DRAM ASP | — | +33% YoY | +33% |
| NAND ASP | — | +26% YoY | +26% |
| HBM 시장 규모 | ~$34.5B | $54.6B | +58% |
| 전체 메모리 시장 | — | ~$440B | — |
왜 '슈퍼사이클'인가: 과거와의 비교
메모리 반도체는 전통적으로 3~4년 주기의 사이클 산업이다. 호황과 불황을 반복하며, 2023년에는 극심한 하락 사이클을 경험했다. 그러나 2024년부터 시작된 이번 상승 사이클은 과거와 본질적으로 다르다:
- 수요 구조의 변화: 과거 메모리 수요는 PC, 스마트폰에 의존했지만, 이번에는 AI 데이터센터라는 거대한 신규 수요원이 등장
- ASP(평균판매가격)의 구조적 상승: AI용 HBM은 일반 DRAM 대비 5~10배 높은 ASP를 유지
- 공급 제약의 지속: HBM 제조는 일반 DRAM 대비 3~5배 긴 리드타임과 복잡한 공정을 요구, 급격한 공급 확대가 불가능
- 주요 메이커의 HBM 전환: SK하이닉스, 삼성, 마이크론 모두 생산 능력을 HBM에 집중하면서 범용 DRAM/NAND 공급도 타이트해지는 이중 긴축
HBM 시장의 폭발적 성장
HBM 시장만 놓고 보면, 성장세는 더욱 극적이다:
[HBM 시장 규모 추이 및 전망]
$54.6B ■■■■■■■■■■■■■■■■■■■■■■■■■■■ (+58%)
$34.5B ■■■■■■■■■■■■■■■■■■ (+280%)
$9.1B ■■■■■
$2.5B ■■
$1.1B ■
------+------+------+------+------+------→
2022 2023 2024 2025(E) 2026(E)
2022년 약 54.6B에 도달할 전망이다. 이는 전체 메모리 시장의 약 12.4%에 해당하는 수치로, HBM이라는 단일 제품군이 전체 메모리 산업의 성장을 견인하고 있음을 보여준다.
HBM3E 가격 인상: 수요-공급 불균형의 증거
삼성전자와 SK하이닉스는 2026년 납품분 HBM3E 가격을 약 20% 인상한 것으로 보도되었다. AI 가속기에 대한 폭발적 수요가 공급을 초과하면서 발생한 현상이다. 이는 메모리 반도체가 더 이상 커모디티(commodity)가 아닌 프리미엄 전략 물자로 전환되고 있음을 방증한다.
투자 시사점: BofA의 탑픽(Top Pick)
BofA는 SK하이닉스를 글로벌 메모리 산업의 **탑픽(Top Pick)**으로 선정했다. UBS는 SK하이닉스가 NVIDIA Vera Rubin 플랫폼의 HBM4 시장에서 약 70% 점유율을 차지할 것으로 예측한다. 그러나 일부 리서치 기관은 2026년 이후 경쟁 심화와 생산 능력 확대로 인한 가격 조정 가능성도 경고하고 있어, 투자자들은 사이클의 정점 시점을 면밀히 주시할 필요가 있다.
[Takeaway 2] 16단(16-Hi)의 한계를 깨다: 머리카락 3분의 1 두께의 마법
CES 2026: SK하이닉스의 16-Hi HBM4 공개
2026년 1월, CES 2026에서 SK하이닉스는 세계 최초 16단 적층(16-Hi) HBM4를 공개하며 업계를 충격에 빠뜨렸다. 이 제품은 단일 스택에서 48GB 이상의 용량과 2 TB/s 이상의 대역폭을 제공한다. 그러나 이 성과의 이면에는 물리학의 한계에 도전하는 극한의 엔지니어링이 숨어 있다.
JEDEC 775um: 움직일 수 없는 벽
HBM 스택의 높이는 JEDEC(Joint Electron Device Engineering Council) 표준에 의해 **775um(마이크로미터)**로 엄격히 제한된다. 이는 GPU 패키지 위에 HBM 스택이 올라갈 때, 전체 모듈의 높이, 열 관리, 기판 설계와의 호환성을 보장하기 위한 표준이다.
16개의 DRAM 다이를 775um 안에 적층해야 한다는 것은, 각 다이의 두께가 약 30um 이하여야 함을 의미한다. 참고로 인간 머리카락의 두께가 약 70~100um이므로, HBM4의 개별 DRAM 다이는 머리카락 두께의 약 3분의 1 수준이다.
[HBM4 16-Hi 스택 구조도]
← 775um (JEDEC 표준 높이 제한)
┌─────────────────────────────┐ ─┐
│ Molding Compound │ │
├─────────────────────────────┤ │
│ DRAM Die #16 (~30um) │ │
├─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─┤ │
│ Micro-bump / Bonding Layer │ │
├─────────────────────────────┤ │
│ DRAM Die #15 (~30um) │ │
├─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─┤ │
│ Micro-bump / Bonding Layer │ │
├─────────────────────────────┤ │
│ ... │ │ 16층 DRAM
│ (Die #14 ~ Die #3) │ │ 적층
│ ... │ │
├─────────────────────────────┤ │
│ DRAM Die #2 (~30um) │ │
├─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─┤ │
│ Micro-bump / Bonding Layer │ │
├─────────────────────────────┤ │
│ DRAM Die #1 (~30um) │ │
├─────────────────────────────┤ ─┘
│ │
│ Base Die (Logic Die) │ ← 5nm/4nm 로직 공정
│ - PHY, ECC, Control │
│ │
├─────────────────────────────┤
│ ||| ||| ||| ||| ||| │ ← TSV (Through-Silicon Via)
│ ||| ||| ||| ||| ||| │ 수천 개의 수직 관통 전극
└─────────────────────────────┘
┌─────────────────────────────┐
│ Silicon Interposer │ ← 2.5D 실리콘 인터포저
│ (GPU와 HBM을 연결하는 기판) │
└─────────────────────────────┘
30um 웨이퍼 씨닝(Wafer Thinning): 극한의 정밀도
12-Hi HBM3E에서는 각 다이 두께가 약 50um이었다. 16-Hi HBM4에서는 이를 30um까지 줄여야 한다. 이 차이는 단순히 "20um 더 얇게 만든다"는 수준이 아니다:
- 웨이퍼 휨(Warpage) 제어: 30um 두께의 실리콘 웨이퍼는 종이처럼 휘어지기 쉽다. 수 마이크로미터 단위의 평탄도를 유지해야 한다
- TSV 관통 정밀도: 더 얇아진 다이를 관통하는 TSV(Through-Silicon Via)의 종횡비(Aspect Ratio)가 달라지며, 식각(Etching)과 충진(Filling) 공정의 난이도가 급상승
- 다이 핸들링: 30um 다이는 극도로 취약해 반송, 정렬, 본딩 과정에서의 파손 위험이 크게 증가
- 열 분산: 더 많은 다이가 밀집되면 열 발생이 증가하지만, 각 다이 사이의 방열 경로는 더 좁아짐
TSV(Through-Silicon Via): 수직 고속도로의 비밀
HBM의 핵심 기술인 TSV는 각 DRAM 다이를 수직으로 관통하는 전극이다. 데이터, 클럭, 제어 신호, 전원, 접지가 모두 이 TSV를 통해 16개의 다이를 관통한다.
[TSV 구조 상세도]
Top DRAM Die
┌──────────────────┐
│ ┌──┐ ┌──┐ ┌──┐ │ ← Cu(구리) 필러로 충진된
│ │Cu│ │Cu│ │Cu│ │ TSV 홀 (직경 ~5-10um)
│ │ │ │ │ │ │ │
│ │ │ │ │ │ │ │ ← Si(실리콘) 기판 (~30um 두께)
│ │ │ │ │ │ │ │
│ └──┘ └──┘ └──┘ │
├──○──○──○──○──○──┤ ← Micro-bump (접합부)
│ ┌──┐ ┌──┐ ┌──┐ │
│ │Cu│ │Cu│ │Cu│ │
│ │ │ │ │ │ │ │
│ │ │ │ │ │ │ │ ← 아래 다이와 정확히 정렬
│ │ │ │ │ │ │ │
│ └──┘ └──┘ └──┘ │
└──────────────────┘
Bottom DRAM Die
* TSV 직경: ~5-10um
* TSV 피치: ~40-55um
* 다이당 TSV 수: 수천 개
* 종횡비(Aspect Ratio): 3:1 ~ 6:1
HBM4의 2048-bit 인터페이스는 HBM3의 1024-bit 대비 2배로 넓어진 데이터 경로를 의미한다. 이를 위해 TSV의 수도 대폭 증가하며, 각 TSV 간의 정렬 정밀도는 서브 마이크로미터(sub-um) 수준이 요구된다.
HBM4 JEDEC 표준 핵심 스펙 (JESD270-4)
JEDEC는 2025년 4월 16일 HBM4 표준(JESD270-4)을 공식 발표했다. 주요 사양은 다음과 같다:
| 항목 | HBM3E | HBM4 | 비교 |
|---|---|---|---|
| 인터페이스 폭 | 1024-bit | 2048-bit | 2배 확대 |
| 독립 채널 수 | 16 | 32 | 2배 증가 |
| 채널당 구조 | 2 Pseudo-channel | 2 Pseudo-channel | 동일 |
| 전송 속도(per pin) | 8.0 Gbps | 6.4~8.0 Gbps | — |
| 스택당 대역폭 | ~1.2 TB/s | +33~67% | |
| 최대 적층 수 | 12-Hi | 4-Hi ~ 16-Hi | 16단 지원 |
| DRAM 다이 밀도 | 16/24 Gbit | 24/32 Gbit | +33% |
| 스택 높이 제한 | 775um | 775um | 동일 |
| VDDQ 옵션 | — | 0.7/0.75/0.8/0.9V | 다중 전압 지원 |
| RAS 기능 | — | DRFM (Row-hammer 방어) | 신규 |
| 커맨드/데이터 버스 | 공유 | 분리 | 동시성 향상 |
핵심 설계 변경은 커맨드 버스와 데이터 버스의 분리다. HBM3까지는 커맨드와 데이터가 같은 버스를 공유했지만, HBM4에서는 이를 분리해 **동시성(concurrency)**을 높이고 레이턴시를 줄였다. 이는 AI 학습 시 대량의 데이터를 연속적으로 읽고 쓰는 패턴에 최적화된 설계다.
MR-MUF: SK하이닉스의 비밀 병기
SK하이닉스가 HBM 시장을 장악할 수 있었던 핵심 무기는 MR-MUF(Mass Reflow Molded Underfill) 기술이다. 이 기술은 다이 적층 과정에서의 열 관리와 **수율(yield)**에서 결정적인 우위를 제공한다.
MR-MUF vs TC-NCF 비교
| 항목 | MR-MUF (SK하이닉스) | TC-NCF (삼성 등) |
|---|---|---|
| 접합 온도 | 상온(Room Temp) | 고온 (~300도C) |
| 접합 압력 | 소력(Small Force) | 강력(Strong Force) |
| 수율 | 평균 20% 이상 높음 | 상대적 낮음 |
| 열 분산 | 우수 | 보통 |
| 보이드(Void) 발생 | 적음 | 상대적 많음 |
| 워페이지(Warpage) | 최소화 | 상대적 큼 |
MR-MUF의 핵심 장점은 상온에서 소력으로 접합한다는 것이다. 반면 TC-NCF는 300도C의 고온과 강한 압력을 가하므로, 열 스트레스로 인한 다이 손상과 워페이지가 발생하기 쉽다.
SK하이닉스는 일본 Namics Corporation과의 독점 계약을 통해 특수 에폭시 몰딩 컴파운드(EMC)를 확보했다. 이 소재는 더 균일한 갭 필링과 뛰어난 캡슐레이션을 가능케 하여 보이드를 줄이고, 방열성을 높이며, 워페이지를 최소화한다.
16-Hi에서도 MR-MUF를 고수하는 이유
SK하이닉스는 16-Hi HBM4 생산에서도 MR-MUF를 유지하기로 결정했다. 차세대 플럭스리스(Fluxless) 본딩 기술도 평가했으나, 성능과 비용 측면에서 아직 시기상조라는 결론을 내렸다. MR-MUF 기술의 성숙도와 축적된 양산 노하우가 16단 적층의 수율 확보에 가장 유리하다는 판단이다.
하이브리드 본딩(Hybrid Bonding): 미래의 접합 기술
MR-MUF는 현재 16-Hi까지는 유효하지만, 20단 이상의 적층에서는 물리적 한계에 도달할 것으로 예상된다. SK하이닉스의 패키징 개발 부서장 이강석 부사장은 HBM4E 세대부터 하이브리드 본딩 기술을 도입할 계획임을 밝혔다.
하이브리드 본딩은 마이크로 범프 없이 구리(Cu) 패드를 직접 접합하는 기술로, 접합부의 피치를 극적으로 줄일 수 있다:
[접합 기술 진화 로드맵]
Micro-bump Hybrid Bonding
(현재 MR-MUF) (HBM4E/HBM5~)
┌─────────────┐ ┌─────────────┐
│ DRAM Die │ │ DRAM Die │
│ │ │ │
└──○──○──○──┘ └──┤ ├──┤ ├──┘
↑ ↑ ↑ ↑ ↑ ↑ ↑
Solder bump Cu-Cu 직접 접합
(피치 ~40um) (피치 ~10um 이하)
┌──○──○──○──┐ ┌──┤ ├──┤ ├──┐
│ │ │ │
│ DRAM Die │ │ DRAM Die │
└─────────────┘ └─────────────┘
* 범프 제거 → 접합부 높이 감소
* 피치 축소 → TSV 밀도 증가 가능
* 열 저항 감소 → 방열 개선
SK하이닉스가 청주에 건설 중인 P&T7 패키징 공장은 20단 적층 변형(variant)에 대해 하이브리드 본딩을 최초로 대규모 파일럿 적용할 시설로 계획되어 있다.
[Takeaway 3] '커스텀 HBM(cHBM)'의 시대: 메모리가 로직을 품다
Standard HBM에서 Custom HBM으로의 전환
HBM4가 이전 세대와 근본적으로 다른 점은 **베이스 다이(Base Die)**의 혁신이다. 과거 HBM의 베이스 다이는 단순한 I/O 인터페이스와 기본적인 제어 로직만 담았다. 그러나 HBM4부터는 베이스 다이가 본격적인 로직 칩으로 진화하고 있다.
베이스 다이의 로직 공정 전환
| 항목 | HBM3E 이전 | HBM4 | 변화 |
|---|---|---|---|
| 베이스 다이 공정 | 12nm Planar | 5nm/4nm FinFET | 로직 공정 전환 |
| 베이스 다이 역할 | I/O, 기본 제어 | PHY + ECC + 커스텀 로직 | 기능 확대 |
| 제조 방식 | 메모리 팹에서 생산 | TSMC 등 파운드리 | 외부 위탁 |
| PHY 채널 길이 | ~6mm | ~2mm | 3배 단축 |
| 전력 효율 | 기준 | ~40% 개선 | 대폭 향상 |
베이스 다이의 공정이 12nm Planar에서 5nm/4nm FinFET으로 전환됨에 따라, PHY(Physical Layer) 회로의 채널 길이가 6mm에서 약 2mm로 대폭 줄었다. 이는 신호 전달 거리 단축으로 인한 전력 소비 감소와 지연 시간 축소를 동시에 달성한다.
[Standard HBM vs Custom HBM 아키텍처 비교]
┌──── Standard HBM (sHBM) ────┐ ┌──── Custom HBM (cHBM) ────┐
│ │ │ │
│ ┌─────────────────────┐ │ │ ┌─────────────────────┐ │
│ │ DRAM Die Stack │ │ │ │ DRAM Die Stack │ │
│ │ (8-Hi / 12-Hi) │ │ │ │ (12-Hi / 16-Hi) │ │
│ └─────────────────────┘ │ │ └─────────────────────┘ │
│ ┌─────────────────────┐ │ │ ┌─────────────────────┐ │
│ │ Base Die (12nm) │ │ │ │ Base Die (5nm/4nm) │ │
│ │ │ │ │ │ │ │
│ │ ┌──────┐ ┌──────┐ │ │ │ │ ┌──────┐ ┌──────┐ │ │
│ │ │ PHY │ │ ECC │ │ │ │ │ │ PHY │ │ ECC │ │ │
│ │ └──────┘ └──────┘ │ │ │ │ └──────┘ └──────┘ │ │
│ │ │ │ │ │ ┌──────┐ ┌──────┐ │ │
│ │ (기본 I/O만 수행) │ │ │ │ │Custom│ │Near- │ │ │
│ │ │ │ │ │ │Logic │ │Memory│ │ │
│ │ │ │ │ │ │(고객별)│ │Proc. │ │ │
│ └─────────────────────┘ │ │ │ └──────┘ └──────┘ │ │
│ │ │ └─────────────────────┘ │
└──────────────────────────────┘ └────────────────────────────┘
* sHBM: 표준화된 I/O 인터페이스 * cHBM: 고객 맞춤형 로직 통합
* 범용성 높음 * GPU/ASIC과 최적화된 연동
* 상대적 저비용 * Near-Memory Processing 가능
sHBM vs cHBM 상세 비교
| 구분 | sHBM (Standard HBM) | cHBM (Custom HBM) |
|---|---|---|
| 베이스 다이 설계 | JEDEC 표준 준수, 범용 | 고객사(NVIDIA, Google 등) 요구사항 반영 |
| 공정 노드 | 12nm 이상 (메모리 공정) | 5nm/4nm (로직 파운드리 공정) |
| 커스텀 로직 | 없음 | 데이터 전처리, 압축, 포맷 변환 등 |
| PHY 최적화 | 범용 PHY | GPU/ASIC 인터페이스에 최적화 |
| Near-Memory Computing | 불가 | 가능 |
| 개발 비용 | 상대적 저렴 | 높음 (고객별 NRE 발생) |
| 납기(Lead Time) | 상대적 짧음 | 긴 편 (공동 설계 필요) |
| 적합 고객 | 다수의 범용 고객 | NVIDIA, Google, Amazon 등 대형 고객 |
Near-Memory Computing: 데이터 이동의 패러다임 전환
cHBM의 가장 혁신적인 개념은 **Near-Memory Computing (또는 Near-Memory Processing, NMP)**이다. 현재 AI 가속기 시스템에서는 GPU가 연산을 수행하기 위해 HBM에서 데이터를 읽어 GPU 코어로 가져오고(fetch), 연산 후 결과를 다시 HBM에 쓴다(write-back). 이 데이터 이동 과정이 전체 전력 소비의 상당 부분을 차지한다.
cHBM에서는 일부 **데이터 전처리(pre-processing)**와 메모리 관리 기능을 HBM 스택 내부의 베이스 다이에서 직접 수행한다. 이를 통해:
- GPU-메모리 간 데이터 이동 감소 → 에너지 절약
- 레이턴시 감소 → GPU가 기다리는 시간 단축
- GPU 코어의 연산 부하 분산 → 전체 시스템 효율 향상
- 데이터센터 전력 소비 절감 → TCO(Total Cost of Ownership) 개선
커스텀 HBM의 미래: 2027년 이후
현재 cHBM은 NVIDIA와 SK하이닉스/삼성 간의 긴밀한 공동 설계로 진행되고 있다. 2027년부터는 Google, Amazon, Microsoft 같은 하이퍼스케일러들이 자체 AI 칩(TPU, Trainium, Maia 등)에 최적화된 커스텀 HBM을 직접 설계 의뢰할 것으로 전망된다. 이는 HBM이 단순한 메모리 모듈에서 고객 맞춤형 컴퓨팅 유닛으로 진화하는 전환점이 될 것이다.
[Takeaway 4] SK하이닉스의 수성 vs 삼성 · 마이크론의 반격
3강 구도: HBM 전쟁의 세 축
2026년 HBM 시장은 SK하이닉스, 삼성전자, 마이크론 3사의 치열한 경쟁이 전개되고 있다. 각 사의 전략은 근본적으로 다르며, 이 차이가 시장 구도를 결정짓는다.
[2026년 HBM 시장 점유율 전망]
SK하이닉스 ████████████████████████████████████████████████████ 54%
삼성전자 ████████████████████████████ 28%
마이크론 ██████████████████ 18%
(출처: 시장 분석 종합)
SK하이닉스: "AI 메모리의 왕"
SK하이닉스는 2025년 연간 영업이익에서 사상 처음으로 삼성전자를 추월하며 AI 시대의 메모리 챔피언으로 자리매김했다. 2026년 1월 기준, NVIDIA Vera Rubin 플랫폼의 HBM4 주문 중 약 **70%**를 확보한 것으로 보도되었다.
SK하이닉스의 핵심 경쟁력
| 전략 축 | 상세 내용 |
|---|---|
| MR-MUF 기술 | 독자적 접합 기술로 수율 20%+ 우위. 16-Hi에서도 MR-MUF 유지 |
| TSMC 동맹 | "One Team" 전략적 파트너십. TSMC가 베이스 다이를 5nm로 제조 |
| P&T7 투자 | 청주에 $13B(19조 원) 투자, 세계 최대 HBM 패키징 공장 건설 |
| NVIDIA 락인 | Vera Rubin HBM4 주문의 약 70% 확보. 사실상 독점에 가까운 점유율 |
| 수직 통합 | M15X 생산라인과 P&T7 연계, DRAM 제조→적층→테스트 일관 체제 |
SK하이닉스의 P&T7 공장은 2026년 4월 착공, 2027년 말 본격 가동을 목표로 한다. 인접한 M15X 생산라인과 통합하여 DRAM 웨이퍼 제조부터 16단 수직 적층까지 모든 공정을 한 곳에서 처리하는 "슈퍼 팹(Super-Fab)" 체제를 구축한다.
삼성전자: "원스톱 숍(One-Stop Shop)" 전략
삼성전자는 2025년 HBM 시장에서 일시적으로 3위까지 밀렸으나, 2026년 들어 강력한 반격에 나섰다. 삼성의 반도체 부문 CEO 전영현 사장은 **"고객들이 '삼성이 돌아왔다(Samsung is back)'고 평가했다"**고 밝혔다.
삼성의 차별화 전략
| 전략 축 | 상세 내용 |
|---|---|
| 1c DRAM (6세대 10nm) | 최신 1c 공정 적용. 1b 대비 에너지 효율 40% 개선 |
| 자체 파운드리 | 세계 유일의 메모리+파운드리+패키징 통합 기업 |
| 4nm 로직 다이 | 자체 파운드리의 4nm 공정으로 HBM4 베이스 다이 제조 |
| 턴키 솔루션 | 설계→제조→패키징→테스트 전 과정을 단일 기업 내에서 해결 |
| 공격적 증설 | 2026년 생산 능력 약 50% 확대 계획 |
| HBM 매출 3배 증가 | 2026년 HBM 매출을 2025년 대비 3배 이상 목표 |
삼성의 "원스톱 숍" 전략은 세계에서 유일하게 첨단 파운드리(4nm), 메모리 사업부, 첨단 패키징 시설을 하나의 기업 아래 보유한다는 구조적 장점을 활용하는 것이다. 이를 통해 공급망 리스크를 줄이고, 베이스 다이 설계에서부터 최종 패키지까지의 개발 주기를 단축할 수 있다.
삼성은 2026년 2월, HBM4가 NVIDIA의 Rubin 플랫폼 검증(verification)을 통과했다고 발표하며, 업계 최초로 상용 HBM4를 출하했다고 밝혔다. 이는 SK하이닉스의 독주에 제동을 거는 중요한 이정표다.
마이크론: "기술 혁신의 어벤저스"
마이크론은 3사 중 HBM 점유율이 가장 낮지만, 기술적 차별화를 통해 빠르게 추격하고 있다.
마이크론의 핵심 전략
| 전략 축 | 상세 내용 |
|---|---|
| $20B Capex | FY2026 자본지출 180억 대비 +11%) |
| EUV 1-gamma | 업계 최초 EUV 리소그래피 기반 1-gamma 노드 적용 |
| 12-Hi HBM4 샘플 | 36GB 용량, 2.8 TB/s 대역폭, 11 Gbps 핀 속도 달성 |
| 대역폭 선도 | HBM3E 대비 60% 이상 대역폭 증가, 20% 에너지 효율 개선 |
| 2026 공급 매진 | HBM 연간 매출 런레이트 약 $8B 목표 |
| 양산 일정 | HBM4 고수율 양산 2026년 2분기(2Q26) 목표 |
마이크론의 가장 큰 차별점은 EUV(극자외선) 리소그래피 기반 1-gamma DRAM 노드다. SK하이닉스와 삼성이 DUV(Deep UV) 기반 다중 패터닝에 의존하는 반면, 마이크론은 EUV를 적극적으로 도입해 더 높은 밀도와 성능을 달성하고 있다.
마이크론의 12-Hi HBM4 샘플은 2.8 TB/s 대역폭과 11 Gbps 핀 속도를 달성해 JEDEC 표준을 초과하는 성능을 보여주었다. 이는 2048-bit 인터페이스에서 약 7.85 GT/s의 전송 속도에 해당한다.
3사 전략 비교 총정리
| 비교 항목 | SK하이닉스 | 삼성전자 | 마이크론 |
|---|---|---|---|
| 2026 HBM 점유율(E) | ~54% | ~28% | ~18% |
| NVIDIA Vera Rubin 점유율 | ~70% | ~15-20% | ~10-15% |
| 핵심 접합 기술 | MR-MUF (독자) | TC-NCF → MR-MUF | MR-MUF |
| 베이스 다이 파운드리 | TSMC 5nm | 삼성 파운드리 4nm | TSMC |
| DRAM 공정 | 1b+ | 1c (6세대 10nm) | 1-gamma (EUV) |
| 16-Hi 양산 시점 | 2026 H1 | 2026 H1-H2 | 2026 H2 |
| 핵심 투자 | P&T7 ($13B) | 생산능력 50% 확대 | $20B Capex |
| 차별화 포인트 | TSMC 동맹 + 수율 | 원스톱 턴키 | EUV 1-gamma |
[Takeaway 5] HBM vs GDDR: 왜 내 게이밍 PC에는 HBM이 들어가지 않을까?
"세계 최고 성능의 메모리를 왜 모든 곳에 쓰지 않는가?"
HBM이 이렇게 뛰어난 메모리라면, 왜 우리의 게이밍 그래픽카드에는 여전히 GDDR이 들어갈까? 이 질문에 답하려면 **비용 구조, 물리적 설계, 그리고 용도(Use Case)**의 근본적 차이를 이해해야 한다.
비용: TSV와 3D 적층의 대가
HBM의 가격이 GDDR보다 4~5배 비싼 이유는 명확하다:
| 비용 요인 | HBM | GDDR |
|---|---|---|
| 다이 적층 | TSV + 3D 스택 (8~16층) | 단일 다이 (적층 없음) |
| 인터포저 | 실리콘 인터포저 필요 (2.5D) | 불필요 (PCB 직접 실장) |
| 웨이퍼 씨닝 | 30~50um (극한 정밀) | 불필요 |
| 테스트 | 개별 다이 + 스택 전체 이중 테스트 | 단일 다이 테스트 |
| 접합 기술 | MR-MUF/TC-NCF (고비용) | 일반 솔더링 |
| 생산 리드타임 | 3~5개월 | 수 주 |
| 수율 관리 | 16층 중 1층이라도 불량이면 전체 폐기 | 개별 다이 수율 |
HBM3E 메모리 하나의 가격으로 GDDR7 기반 그래픽카드를 약 10장 분량의 메모리를 구매할 수 있다. RTX 5090 하나에 들어가는 GDDR7 비용과 H100 하나에 들어가는 HBM3 비용의 차이는 수십 배에 달한다.
아키텍처 비교: 수직 vs 수평
[HBM vs GDDR 물리적 구조 비교]
┌── HBM ──┐ ┌── GDDR ──┐
┌────────┐ ┌───┐ ┌───┐ ┌───┐ ┌───┐
│Stack 16│ │ │ │ │ │ │ │ │
│Stack 15│ │ G │ │ G │ │ G │ │ G │
│ ... │ │ D │ │ D │ │ D │ │ D │
│Stack 2 │ │ D │ │ D │ │ D │ │ D │
│Stack 1 │ │ R │ │ R │ │ R │ │ R │
│Base Die│ │ │ │ │ │ │ │ │
└───┬────┘ └─┬─┘ └─┬─┘ └─┬─┘ └─┬─┘
│ │ │ │ │
┌─────┴─────┐ ┌───┴─────┴─────┴─────┴───┐
│ Interposer │ │ PCB │
└─────┬─────┘ │ │
│ │ ┌────────────┐ │
┌─────┴─────┐ │ │ GPU │ │
│ GPU │ │ │ │ │
└───────────┘ │ └────────────┘ │
└───────────────────────────┘
* HBM: GPU 바로 옆, 인터포저 위에 * GDDR: GPU 주변, PCB 위에 분산 배치
* 초광대역(2048-bit) + 짧은 거리 * 고클럭(32-36 Gbps) + 긴 거리
* 낮은 전력, 높은 대역폭 * 상대적 고전력, 높은 클럭 속도
성능 비교: 대역폭 vs 클럭 속도
| 항목 | HBM4 (16-Hi) | GDDR7 | 비교 |
|---|---|---|---|
| 인터페이스 폭 | 2048-bit | 32-bit (per chip) | HBM이 64배 넓음 |
| 핀당 속도 | 6.4~8.0 Gbps | 32~36 Gbps | GDDR이 4~5배 빠름 |
| 스택/칩당 대역폭 | ~36 GB/s | HBM이 50배 이상 | |
| 시스템 대역폭 | ~13+ TB/s (8스택) | ~1.8 TB/s (512-bit 버스) | HBM이 7배 이상 |
| 전력 효율 (pJ/bit) | ~3.5 pJ/bit | ~8-10 pJ/bit | HBM이 2~3배 효율적 |
| 용량(GPU당) | 288 GB (Rubin) | 32 GB (RTX 5090) | HBM이 9배 |
| 변조 방식 | NRZ | PAM3 | GDDR이 더 고급 변조 |
| 가격(GB당) | $20-30/GB | ~$3-5/GB | GDDR이 6~10배 저렴 |
용도의 이원화(Bifurcation)
결론적으로, HBM과 GDDR은 같은 "메모리"이지만 완전히 다른 시장을 위해 설계되었다:
HBM의 영역: AI 데이터센터 / HPC
- 초대형 AI 모델 학습(Training): 수백 GB의 모델 파라미터를 메모리에 상주
- 대규모 추론(Inference): 수천 건의 동시 요청 처리
- 핵심 가치: 대역폭 + 용량 + 전력 효율
- 비용 허용 범위: GPU 하나에 40,000 → 메모리 비용 수천 달러 감수 가능
GDDR의 영역: 게이밍 / 소비자 GPU / 엣지 추론
- 실시간 렌더링: 프레임 버퍼를 고속으로 읽고 쓰기
- 소비자 가격대: GPU가 2,000 범위 → 메모리 비용 수백 달러 이내여야 함
- 핵심 가치: 높은 클럭 속도 + 낮은 비용 + 범용성
- 엣지 AI: 소규모 모델의 추론에 GDDR이 비용 효율적
[용도별 메모리 포지셔닝]
비용 ↑
│
│ GDDR7
│ ● 게이밍 GPU
│ ● 소비자 가전
│ ● 엣지 추론
│
│─────────────────── 비용 효율 경계
│
│ HBM4
│ ● AI 학습/추론
│ ● 데이터센터
│ ● HPC/과학 계산
│ ● LLM 서빙
│
└────────────────────→ 대역폭 요구량
Low High
앞으로도 이 이원화 구조는 유지될 가능성이 높다. 다만, SPHBM4(Standard Package HBM4) 같은 새로운 표준이 등장하면서, 일반 유기 기판에도 탑재 가능한 HBM 변형이 등장해 엣지 AI 서버 등 중간 시장을 공략할 수 있다. JEDEC는 현재 SPHBM4 표준을 개발 중이며, HBM4급 성능을 핀 수를 줄인(Reduced Pin Count) 패키지로 제공하는 것을 목표로 한다.
HBM 세대별 종합 비교표
지금까지의 HBM 기술 진화를 한눈에 정리한다:
| 세대 | 출시 연도 | 핀당 속도 | 인터페이스 폭 | 스택당 대역폭 | 최대 적층 | 최대 용량 | 주요 탑재 제품 |
|---|---|---|---|---|---|---|---|
| HBM | 2013 | 1.0 Gbps | 1024-bit | 128 GB/s | 4-Hi | 4 GB | AMD Fiji (R9 Fury) |
| HBM2 | 2016 | 2.0 Gbps | 1024-bit | 256 GB/s | 8-Hi | 8 GB | NVIDIA V100, AMD MI25 |
| HBM2E | 2020 | 3.6 Gbps | 1024-bit | 460 GB/s | 8-Hi | 16 GB | NVIDIA A100, AMD MI200 |
| HBM3 | 2022 | 6.4 Gbps | 1024-bit | 819 GB/s | 12-Hi | 48 GB | NVIDIA H100 |
| HBM3E | 2024 | 8.0-9.2 Gbps | 1024-bit | 1,229 GB/s | 12-Hi | 36 GB | NVIDIA H200, B200 |
| HBM4 | 2026 | 6.4-8.0 Gbps | 2048-bit | 1,600-2,000 GB/s | 16-Hi | 64 GB | NVIDIA Rubin |
| HBM4E | 2027(E) | TBD | 2048-bit | 2,000+ GB/s | 16-20-Hi | 96+ GB | NVIDIA Feynman(E) |
[HBM 세대별 대역폭 진화]
대역폭 (GB/s per stack)
^
2000│ ████ HBM4
│ ████
1500│ ████
│ ████ ████
1200│ ████ ████
│ ████ ████ HBM3E
800│ ████ ████ ████
│ ████ ████ ████ HBM3
460│ ████ ████ ████ ████
│ ████ ████ ████ ████ HBM2E
256│ ████ ████ ████ ████ ████
│ ████ ████ ████ ████ ████ HBM2
128│ ████ ████ ████ ████ ████ ████
│ ████ ████ ████ ████ ████ ████ HBM
└───────┴──────┴──────┴──────┴──────┴──────┴────→
2013 2016 2020 2022 2024 2026
주목할 점은 HBM4의 핀당 속도(6.48.0 Gbps)가 HBM3E(8.09.2 Gbps)보다 오히려 낮거나 비슷하다는 것이다. 이는 HBM4가 클럭 속도를 높이는 대신 **인터페이스 폭을 2배로 확장(1024→2048-bit)**하는 전략을 취했기 때문이다. 넓은 버스를 낮은 클럭으로 구동하면 전력 효율이 크게 개선되며, 신호 무결성(Signal Integrity) 확보도 용이해진다.
기술 로드맵: HBM의 미래 (2026~2030)
[HBM 기술 로드맵 타임라인]
2026 2027 2028 2029 2030
│ │ │ │ │
▼ ▼ ▼ ▼ ▼
┌─────┐ ┌──────┐ ┌──────┐ ┌──────┐ ┌──────┐
│HBM4 │ │HBM4E │ │ HBM5 │ │HBM5E │ │ HBM6 │
│ │ │ │ │ │ │ │ │ │
│16-Hi│ │16-20 │ │20-Hi │ │20-24 │ │24+Hi │
│ │ │ Hi │ │ │ │ Hi │ │ │
│2TB/s│ │2+TB/s│ │2+TB/s│ │3+TB/s│ │4+TB/s│
│ │ │ │ │ │ │ │ │ │
│MR- │ │Hybrid│ │Hybrid│ │Hybrid│ │Embedd│
│MUF │ │Bond │ │Bond │ │Bond │ │Cool │
│ │ │도입 │ │본격화│ │성숙 │ │도입? │
└─────┘ └──────┘ └──────┘ └──────┘ └──────┘
│ │ │ │ │
├── TSMC 3nm ──┤ │ │ │
│ ├── TSMC 2nm ──────┤ │ │
│ │ ├── TSMC A16 ──────┤ │
│ │ │ ├── TSMC 1.4nm─┤
│ │ │ │ │
├─ NVIDIA Rubin ──┤ │ │ │
│ ├─ Feynman(?) ─────┤ │ │
2027년: HBM4E - 하이브리드 본딩의 서막
HBM4E는 2027년 하반기 양산을 목표로 하며, 최대 20단 적층과 96~120 GB 용량이 예상된다. 핵심 기술 변화는 하이브리드 본딩의 본격 도입이다. 마이크로 범프를 제거하고 Cu-Cu 직접 접합으로 전환하면:
- TSV 피치를 더 줄일 수 있어 I/O 밀도 향상
- 접합부 높이 감소로 20단 적층에서도 775um 높이 제한 준수
- 열 저항 감소로 방열 성능 개선
2028~2029년: HBM5 - 2+ TB/s의 새로운 장
HBM5는 Wafer-to-Wafer(W2W) 하이브리드 본딩을 본격 채택할 것으로 전망된다. 20-Hi 적층에서 스택당 2 TB/s 이상의 대역폭과 96~120 GB 용량을 제공할 것으로 예상된다. 스택당 전력은 약 120W로 증가하며, 이를 관리하기 위한 혁신적인 열 관리 기술이 필요해진다.
2030년 이후: 임베디드 쿨링의 도래
더 먼 미래에는 HBM 스택 내부에 마이크로 채널 쿨링을 내장하는 기술이 연구되고 있다. DRAM 다이 사이에 미세한 냉각 유체 채널을 형성하여, 스택 내부에서 직접 열을 제거하는 방식이다. 이를 통해 적층 수를 24단 이상으로 늘리면서도 열 문제를 해결할 수 있을 것으로 기대된다.
투자 시사점: 메모리 슈퍼사이클에서의 기회와 리스크
핵심 수혜 기업 분석
| 기업 | 티커 | 핵심 투자 포인트 | 리스크 |
|---|---|---|---|
| SK하이닉스 | 000660.KS | HBM 시장 1위, NVIDIA 70% 점유, BofA 탑픽 | 밸류에이션 부담, NVIDIA 의존도 |
| 삼성전자 | 005930.KS | 원스톱 숍, 1c DRAM, 파운드리 시너지 | HBM 기술 격차, 수율 이슈 |
| 마이크론 | MU (NASDAQ) | EUV 1-gamma, $20B Capex, 미국 내 생산 | 시장 점유율 3위, HBM4 양산 지연 가능성 |
| NVIDIA | NVDA (NASDAQ) | AI GPU 시장 지배, Vera Rubin 플랫폼 | 높은 밸류에이션, 경쟁 심화(AMD, 커스텀 ASIC) |
| TSMC | TSM (NYSE) | HBM 베이스 다이 파운드리, 독보적 공정 기술 | 지정학 리스크(대만), CoWoS 캐파 병목 |
| ASML | ASML (NASDAQ) | EUV 리소그래피 독점, High-NA EUV | 기술 의존도, 중국 수출 제한 |
| 한미반도체 | 042700.KS | HBM TC 본더 장비, MR-MUF 장비 공급 | SK하이닉스 단일 고객 리스크 |
밸류체인별 투자 테마
[HBM 밸류체인 투자 맵]
[설계/IP] [제조] [패키징/테스트]
│ │ │
├── Rambus (PHY IP) ├── SK하이닉스 (DRAM) ├── SK하이닉스 (MR-MUF)
├── Synopsys (EDA) ├── 삼성전자 (DRAM) ├── 삼성전자 (TC-NCF)
├── Cadence (EDA) ├── 마이크론 (DRAM) ├── TSMC (CoWoS)
│ │ ├── ASE/SPIL
│ │ │
[장비/소재] [GPU/ASIC 고객] [최종 소비]
│ │ │
├── ASML (EUV 리소) ├── NVIDIA (Rubin) ├── Microsoft (Azure)
├── Tokyo Electron (CVD) ├── AMD (MI400) ├── Google (TPU)
├── 한미반도체 (TC Bonder) ├── Intel (Falcon Shores) ├── Amazon (Trainium)
├── Namics (EMC 소재) ├── Broadcom (커스텀) ├── Meta (MTIA)
├── BESI (Hybrid Bonder) │ │
투자 시 주의해야 할 리스크
- 사이클 정점 리스크: BofA가 "1990년대 이후 최대 슈퍼사이클"이라 부르는 만큼, 정점 이후의 하락 가능성도 존재. 일부 애널리스트는 2026년 이후 경쟁 심화와 캐파 확대로 가격 조정이 올 수 있다고 경고
- 기술 전환 리스크: HBM4에서 HBM4E로의 전환 시기에 재고 조정 가능성
- 지정학적 리스크: 미-중 기술 갈등, 대만 리스크(TSMC), 한국 반도체 수출 규제 등
- 수요 변동: AI 투자 사이클의 변화, 하이퍼스케일러의 Capex 축소 가능성
- 기술적 대안: CXL(Compute Express Link) 메모리, Processing-in-Memory(PIM) 등 HBM을 대체하거나 보완하는 기술의 등장
결론: 'Memory-as-Compute'로의 패러다임 전환
HBM4: 단순한 세대 교체가 아닌 변곡점
2026년의 HBM4는 단순히 "HBM3E의 다음 버전"이 아니다. 인터페이스 폭의 2배 확장, 베이스 다이의 로직 공정 전환, 커스텀 HBM의 등장 등 **메모리의 본질적 역할이 변화하는 변곡점(inflection point)**이다.
과거의 메모리는 CPU/GPU가 요청하면 데이터를 넘겨주는 **수동적 저장 장치(passive storage)**였다. 그러나 HBM4의 로직 베이스 다이, Near-Memory Computing, cHBM의 커스텀 로직 통합은 메모리가 **능동적 연산 참여자(active compute participant)**로 진화하고 있음을 보여준다.
Memory-as-Compute: 새로운 컴퓨팅 패러다임
[컴퓨팅 패러다임의 전환]
과거 (CPU 중심) 현재 (GPU + HBM) 미래 (Memory-as-Compute)
┌──────────────┐ ┌──────────────┐ ┌──────────────┐
│ CPU │ │ GPU │ │ GPU + cHBM │
│ (연산 중심) │ │ (병렬 연산) │ │ (통합 연산) │
│ │ │ │ │ │
│ ┌────────┐ │ │ ┌────────┐ │ │ ┌────────┐ │
│ │Compute │←─┼──느린──→ │ │Compute │←─┼──빠른──→ │ │Compute │ │
│ └────────┘ │ 버스 │ └────────┘ │ 버스 │ └───┬────┘ │
└──────────────┘ └──────────────┘ │ │ │
↕ ↕ │ ┌──┴───┐ │
느린 메모리 HBM (초고속) │ │NMP │ │
┌──────────────┐ ┌──────────────┐ │ │Logic │ │
│ DRAM │ │ HBM3/HBM4 │ │ └──┬───┘ │
│ (수동 저장) │ │ (고속 저장) │ │ │ │
└──────────────┘ └──────────────┘ │ ┌──┴───┐ │
│ │Memory│ │
데이터 이동이 데이터 이동이 │ │Array │ │
최대 병목 상당히 개선 │ └──────┘ │
└──────────────┘
데이터 이동 최소화
+ 메모리 내 연산
이 패러다임에서 메모리는 더 이상 "저장"만 하지 않는다. 데이터가 있는 곳에서 연산을 수행함으로써, 폰 노이만 아키텍처의 근본적 한계인 "데이터 이동 비용"을 극복하려는 것이다.
로드맵: HBM5 이후의 세계
| 시점 | 세대 | 적층 수 | 대역폭 | 핵심 기술 전환 |
|---|---|---|---|---|
| 2026 | HBM4 | 12-16-Hi | ~2 TB/s | 2048-bit 인터페이스, 로직 베이스 다이 |
| 2027 | HBM4E | 16-20-Hi | 2+ TB/s | 하이브리드 본딩 도입, 96GB+ |
| 2028-29 | HBM5 | 20+ Hi | 2+ TB/s | W2W 하이브리드 본딩, 120GB+ |
| 2030+ | HBM6 | 24+ Hi | 4+ TB/s | 임베디드 쿨링, 240GB+ |
최종 메시지: 반도체의 미래는 "메모리"가 결정한다
1995년 Wulf 교수가 경고한 "메모리 벽"은 30년이 지난 지금, AI라는 사상 최대의 컴퓨팅 수요를 만나 산업의 지형을 근본적으로 바꾸고 있다. 과거에는 "얼마나 빠른 프로세서를 만들 수 있는가"가 반도체 산업의 핵심 질문이었지만, 2026년의 질문은 이것이다:
"얼마나 빠르게, 얼마나 많은 데이터를 프로세서에 공급할 수 있는가?"
이 질문에 대한 답이 바로 HBM이며, SK하이닉스, 삼성전자, 마이크론은 이 답을 놓고 수조 원 규모의 투자와 기술 경쟁을 벌이고 있다. HBM4는 그 경쟁의 최전선이자, 메모리가 단순한 부품에서 AI 시대의 전략적 핵심 자산으로 부상하는 역사적 전환점이다.
References
- JEDEC, "JEDEC and Industry Leaders Collaborate to Release JESD270-4 HBM4 Standard", jedec.org, 2025
- JEDEC, "JEDEC Prepares SPHBM4 Standard to Deliver HBM4-Level Throughput with Reduced Pin Count", jedec.org, 2025
- Tom's Hardware, "JEDEC finalizes HBM4 memory standard with major bandwidth and efficiency upgrades", tomshardware.com, 2025
- NVIDIA Developer Blog, "Inside the NVIDIA Rubin Platform: Six New Chips, One AI Supercomputer", developer.nvidia.com, 2026
- Tom's Hardware, "NVIDIA's Vera Rubin platform in depth", tomshardware.com, 2026
- VideoCardz, "NVIDIA Vera Rubin NVL72 Detailed", videocardz.com, 2026
- SK hynix Newsroom, "2026 Market Outlook: SK hynix's HBM to Fuel AI Memory Boom", news.skhynix.com, 2026
- SK hynix Newsroom, "CES 2026: SK hynix Showcases Next-Gen AI Memory Innovations", news.skhynix.com, 2026
- TrendForce, "SK hynix May Stick With MR-MUF for HBM4 16-High", trendforce.com, 2026
- TrendForce, "NVIDIA Fuels HBM4 Race: 12-Layer Ramps, 16-Layer Push", trendforce.com, 2026
- TrendForce, "Memory Wall Bottleneck: AI Compute Sparks Memory Supercycle", trendforce.com, 2026
- Samsung Global Newsroom, "Samsung Ships Industry-First Commercial HBM4", news.samsung.com, 2026
- Seeking Alpha, "SK hynix secures 70% of Nvidia's HBM orders for Vera Rubin", seekingalpha.com, 2026
- CNBC, "SK Hynix overtakes Samsung in annual profit for the first time", cnbc.com, 2026
- Tom's Hardware, "Micron starts to ship samples of HBM4 memory — 36 GB capacity and bandwidth of 2 TB/s", tomshardware.com, 2025
- TrendForce, "Micron Hikes CapEx to $20B with 2026 HBM Supply Fully Booked", trendforce.com, 2025
- Tom's Hardware, "SK hynix to spend $13 billion on the world's largest HBM memory assembly plant", tomshardware.com, 2026
- Bloomberg, "SK Hynix Plans to Invest $13 Billion in New Chip Packaging Plant", bloomberg.com, 2026
- Omdia, "AI drives semiconductor revenues past $1 trillion for the first time in 2026", omdia.tech.informa.com, 2026
- Tom's Hardware, "Semiconductor industry on track to hit $1 trillion in sales in 2026, SIA predicts", tomshardware.com, 2026
- Semi Engineering, "Speeding Down Memory Lane With Custom HBM", semiengineering.com, 2025
- Korea Herald, "Memory supercycle builds as HBM demand lifts Samsung, SK hynix earnings", koreaherald.com, 2026
- Counterpoint Research, "Global DRAM and HBM Market Share: Quarterly", counterpointresearch.com, 2025
- WCCFTech, "Next-Gen HBM Architecture Detailed Including HBM4, HBM5, HBM6, HBM7 & HBM8", wccftech.com, 2025
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