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AI ハードウェア EDA & チップ設計 2026 完全ガイド — Cadence Cerebrus + JedAI · Synopsys DSO.ai + AgentEngineer · Siemens Calibre AI · ANSYS PathFinder · NVIDIA ChipNeMo · Google AlphaChip · OpenROAD 詳細解説

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プロローグ — チップ設計が人間の限界を越えた年

2026 年 5 月、グローバル半導体産業は同時に五つの分岐点を通過している。TSMC N2(2nm GAA)が本格量産に入り、Samsung Foundry SF2 は歩留まりを引き上げた。Intel 18A は Panther Lake / Clearwater Forest の出荷を開始し、日本の Rapidus は IBM のライセンスを受けて北海道千歳の IIM-1 ファブで 2nm 試作生産に入った。NVIDIA の時価総額は 3 兆ドルを超え、Broadcom の ASIC 事業は Google TPU · Meta MTIA · ByteDance チップを並行で回しながら四半期売上 100 億ドルを突破した。

問題はこれらすべてのノードが 1 つのダイに 100 億個以上のトランジスタを詰め込むことだ。5nm では 7-8 名のエンジニアが 1 年で終わらせていた P&R(Place and Route)作業が、2nm では 30 名が 2 年掛けても終わらない。EUV(極端紫外線)マスク設計、マルチパターニング、GAA トランジスタのチャネルモデリング、バックサイド電力供給(BSPDN)、3D 積層(3D-IC)が同時に押し寄せた。

その結果 Cadence · Synopsys · Siemens の 3 強は、自社の全ての中核ツールに AI オプションを組み込んだ。「AI EDA」は 2020 年 Synopsys DSO.ai が初の商用化を遂げてから 6 年で業界標準となった。本記事はその流れを一筆書きで追う。

  • 商用 3 強 — Cadence Cerebrus + JedAI、Synopsys DSO.ai + AgentEngineer、Siemens Calibre AI
  • サインオフ AI — ANSYS PathFinder、RedHawk-SC、Calibre DRC/LVS
  • チップ向け LLM — NVIDIA ChipNeMo、Synopsys Copilot、Cadence Joint Chip Copilot
  • DeepMind · 学界 — Google AlphaChip、MIT Tiny Tapeout、Stanford OpenROAD
  • オープンソース — OpenROAD、OpenLane 2、KLayout、OpenSTA
  • 日韓の現況 — Samsung SAFE AI、SK Hynix HBM AI、Rapidus 2nm、Renesas R-Car AI
  • 新興 ASIC — Etched Sohu、MatX、Tenstorrent、Astera Labs、Cerebras WSE-3

各ツールの価格、実測データ、限界、そして 2026 年時点での適用事例を順に見ていく。

第 1 章 · なぜ 2026 年に AI EDA が必須になったのか

技術導入の前に需要を整理する。2026 年のチップ設計危機の四つの軸。

  • ノード複雑度の爆発 — 5nm デザインルールが約 1 万件、3nm が約 1.5 万件、2nm GAA は 2 万件を超える。人間が全て覚えるのは不可能。
  • シニアエンジニア不足 — IEEE / IEDM データによれば、シニアデジタル設計者(経験 15 年以上)の世界供給が 2010 年比 60 % 水準。退職と分野移動が同時に起きた。
  • テープアウト費用の爆発 — 2nm のマスクセット 1 セットで 1 億ドル超え。失敗一回で会社が揺れる。
  • ハイパースケーラ ASIC 戦 — Google TPU v7、Meta MTIA 3、Amazon Trainium 3、Microsoft Maia 200 が同じ四半期に量産ラインを立ち上げた。EDA ツールのスループットがボトルネック。

これら四つを同時に攻略できる候補が AI であり、結果は 2025-2026 の四半期に爆発した。

[チップ設計フロー 5 段階 — 2026 モデル]
  1. 仕様・アーキテクチャ  — RTL 設計、SystemVerilog、HLS
  2. 合成・P&R           — ゲート合成、Place and Route (Cerebrus, DSO.ai)
  3. 検証                — UVM、形式検証、シミュレーション (Verisium, VSO.ai)
  4. サインオフ          — STA、DRC/LVS、ESD、IR drop (Calibre, PathFinder)
  5. 量産・DFT           — テストパターン、自動欠陥診断 (Tessent, TSO.ai)

AI は 1-5 のすべての段階に届いているが、最大の経済価値を生むのは 2-3-4 の段階だ。

第 2 章 · Cadence Cerebrus — 強化学習ベースのチップ設計エクスプローラ

Cadence Cerebrus Intelligent Chip Explorer(cadence.com の Cerebrus ページ)は 2021 年 9 月に発表された。RTL を入力すれば Innovus(P&R)・Genus(合成)・Tempus(STA)を自動的に呼び出し、最適 PPA(Power, Performance, Area)を強化学習で探索する。

  • リリース — 2021 年 9 月、Cadence CDNS Live。
  • 方式 — 強化学習エージェントが合成・P&R パラメータ数千個を同時に調整。
  • ベンチマーク — Cadence 発表では人間エンジニア対比で PPA を 10-20 % 改善、時間は 1/3。
  • 採用実績 — Samsung Foundry、Renesas、NXP が公開ケーススタディとして使用。

Cerebrus のアイデアは学界の強化学習研究(特に 2020 年 Nature 掲載の Google AlphaChip 論文)から出発したが、商用化は Cadence が最も早かった。人間が数日かけて手で試す合成・P&R パラメータの組み合わせを自動探索する。

限界は明確だ。

  • ブラックボックス — RL がなぜその組み合わせを選んだか説明しにくい。
  • ライセンス費用 — Cadence Innovus に追加するオプション。正確な価格は NDA。業界推定で年間 100 万ドル超。
  • データ依存 — 社内の過去設計データが多いほど学習が進む。

2026 時点、Cerebrus は Cadence の Joint Enterprise Data + AI プラットフォームである JedAI と統合され、社内 IP・ブロックライブラリ・過去設計を全て学習源に使う。

第 3 章 · Cadence JedAI Platform — 社内 EDA データの統合学習

JedAI(Joint Enterprise Data and AI Platform)は Cadence が 2023 年に発表したデータ学習プラットフォームだ。1 社内で複数のチッププロジェクトが同時進行するとき、データを 1 か所に集めて全ツールに横断的に学習させる。

  • データソース — 合成ログ、P&R 結果、検証ログ、DFT パターン、サインオフ結果。
  • 連携ツール — Cerebrus、Verisium(検証)、Allegro X(PCB)、Optimality(検証)、Joules(RTL Power)。
  • 顧客データ保護 — 学習は 1 顧客の内部に限定、外部共有なし。

JedAI の本質的価値は「一度うまく作ったブロックを次のチップでも自動で活用する」点だ。以前は社内 IP の再利用がエンジニアの記憶に依存していたが、今はプラットフォームが推薦する。

第 4 章 · Cadence Verisium AI — 検証自動化

Verisium AI(2022 年リリース)は検証段階の AI ツールだ。UVM(Universal Verification Methodology)のテストベンチで、ML モデルがどのシナリオを先に走らせるべきかを学ぶ。

  • 回帰テスト優先順位 — 過去のバグに基づいて回帰テスト順序を再配置。
  • バグ分類 — 失敗テストを RTL 変更履歴と突き合わせてデバッグの優先順を決める。
  • スループット向上 — 同じ時間予算でより多くのシナリオを通過させる。

2026 年時点で Verisium は SystemVerilog · UVM · cocotb · Xcelium シミュレータと統合されている。直接の競合は Synopsys VSO.ai と Siemens Questa AI。

第 5 章 · Synopsys DSO.ai — 業界初の商用 AI EDA(2020)

Synopsys DSO.ai(Design Space Optimization for AI)は 2020 年 3 月に発表された。業界初の商用 AI EDA ツールという肩書を持つ。

  • リリース — 2020 年 3 月 12 日、SNUG(Synopsys Users Group)。
  • 初の公開顧客事例 — Samsung Foundry、2021 年 7 月。
  • 累計テープアウト — 2024 年 9 月時点で 300 件超、2026 年 5 月時点では推定 700 件超。
  • PPA 改善 — Synopsys 発表で平均 15-30 %。
  • 受賞 — IEEE/ACM 生涯貢献賞のノミネート歴。

DSO.ai は Fusion Compiler と IC Compiler II の上に乗る。RL エージェントが合成と P&R のパラメータ数千個を並列で動かし、PPA が最良となる組み合わせを探す。

2026 年 5 月時点、DSO.ai は Synopsys.ai ファミリの第一号メンバーだ。以降 VSO.ai(検証)、TSO.ai(テスト)、ASO.ai(アナログ)が順番に登場した。

第 6 章 · Synopsys AgentEngineer — エージェントベースのチップ設計(2025 年 3 月)

AgentEngineer(2025 年 3 月発表)は Synopsys の最新フローだ。DSO.ai が「RL オプティマイザ」だったのに対し、AgentEngineer は「Claude / GPT スタイルのエージェントがチップ設計ツールを呼ぶフレームワーク」である。

  • 発表 — 2025 年 3 月 18 日、Synopsys SNUG Silicon Valley。
  • 基盤 — Synopsys 独自 LLM、GPT-4 や Claude も選択可能。
  • ツール呼び出し — Fusion Compiler、IC Validator、PrimeTime、VC Formal を自然言語で呼び出す。
  • エージェント役割 — Synthesis Engineer、Verification Engineer、DFT Engineer をペルソナとして分離。

この流れは OpenAI の ChatGPT Agents Mode、Anthropic の Claude Code と本質的に同じだ。違いはツール表面がチップ設計 EDA であるという点。2026 年に Synopsys のカスタマーカンファレンスで初の量産適用例が公開されたが、詳細データは NDA。

第 7 章 · Synopsys VSO.ai · TSO.ai · ASO.ai

DSO.ai が P&R オプティマイザだったとすれば、その隣で兄弟ツールが育った。

  • VSO.ai(Verification Space Optimization) — 2022 年発表。UVM / SystemVerilog 回帰テストの優先順位決定。
  • TSO.ai(Test Space Optimization) — DFT / ATPG パターン圧縮。テスト時間を 30-50 % 短縮。
  • ASO.ai(Analog Space Optimization) — 2023 年発表。アナログ回路サイジングを自動化。Custom Compiler と統合。
  • Synopsys.ai Copilot — 2023 年 12 月発表。自然言語で EDA コマンドを生成。PrimeTime · Verdi · IC Compiler のコマンド補完。

2026 年時点、Synopsys.ai ファミリは 4 つのオプティマイザと 1 つの Copilot で構成されている。

第 8 章 · Siemens EDA Calibre AI — サインオフ DRC/LVS の AI 化

Siemens EDA(旧 Mentor Graphics)は 2017 年に Siemens が Mentor を 45 億ドルで買収して生まれた事業部だ。中核資産は Calibre — チップ業界標準の DRC(Design Rule Check)と LVS(Layout vs Schematic)のサインオフツール。

  • Calibre nmPlatform — 28 年積み重ねたサインオフ標準。TSMC · Samsung · GlobalFoundries · Intel Foundry が全て認証。
  • Calibre Machine Learning OPC — 光近接補正(OPC)に ML を適用。マスクシミュレーションを高速化。
  • Calibre Vision AI — 2024 年発表。DRC デバッグを LLM が自然言語で説明する。
  • Solido — バリエーション対応(Variation-aware)シミュレーション。Siemens は 2017 年に Solido Design Automation を買収。
  • Tessent AI — DFT(Design for Test)に ML パターン圧縮を適用。

Calibre は 2nm GAA が入って以降、デザインルール爆発でサインオフ時間が伸びた。AI オプションでその時間を 30-50 % 短縮する。

第 9 章 · ANSYS PathFinder AI — ESD 検証の自動化

ANSYS PathFinder(ansys.com)は ESD(静電気放電)シミュレーション標準ツールだ。2024 年に AI オプションが追加された。

  • PathFinder ESD — ESD 回路検証、保護ダイオードの自動検出。
  • PathFinder AI — 同一 IP ブロックの ESD 検証結果を学習し、次のチップで自動適用。
  • RedHawk-SC — 電力インテグリティ(Power Integrity)、IR drop 解析。
  • HFSS / SIwave — シグナルインテグリティ(SI)、PCB / パッケージ。

ANSYS は 2024 年 1 月に Synopsys が 350 億ドルで買収すると発表し、2025 年 8 月に完了した。2026 時点、ANSYS の全ツールは Synopsys.ai ファミリとの統合ロードマップ上にある。

第 10 章 · NVIDIA ChipNeMo — チップ設計専用 LLM(2023 年 10 月)

ChipNeMo(2023 年 10 月 31 日、NVIDIA Research 論文)はチップ設計に特化した LLM だ。

  • ベースモデル — Llama 2 13B のドメイン適応版。
  • 学習データ — NVIDIA 社内 RTL · 社内 EDA スクリプト · 社内設計文書 約 240 億トークン。
  • 三つの用途 — エンジニア向けチャットボット、コードレビュー支援、EDA スクリプト自動生成。
  • 公開状況 — 重みは非公開、論文とデモのみ公開。

ChipNeMo は二つの結論を示した。

  • ドメイン適応事前学習は一般 LLM よりチップ専用タスクで強い。
  • 小型モデル(13B)でも適切に学習すれば、汎用 70B モデルと同等のチップ設計性能を出せる。

2026 年時点、ChipNeMo の後継モデルが H100 / B100 / Rubin の設計に実際使われたことが NVIDIA のキーノートで公表された。モデル自体は社内専用のままだ。

第 11 章 · Google DeepMind AlphaChip — TPU に入った RL 配置(Nature 2021/2024)

AlphaChip(原名 Chip Placement RL、Nature 2021 年 6 月 → 2024 年アップデート)は強化学習ベースのマクロ配置アルゴリズムだ。

  • 2021 年 6 月 Nature — Anna Goldie · Azalia Mirhoseini · Jeff Dean らの共著。TPU v4 で実際に使用。
  • 2024 年 Nature Addendum — TPU v5 / v6 にも適用、手作業の配置と同等もしくは上回る PPA。
  • 外部公開 — 強化学習コードの一部を Circuit Training として GitHub で公開。

学界での論争もあった。2023 年に一部研究者が「Google のベースラインが弱い」という批判論文を出し、Google は 2024 年の Nature Addendum で応答した。

2026 年、AlphaChip の影響は Cadence Cerebrus · Synopsys DSO.ai を含む RL オプティマイザ群全体に広がった。1 本の学術論文が 1 つの産業カテゴリを生み出した例。

第 12 章 · OpenROAD + AutoTuner — オープンソースの自動 P&R

OpenROAD(theopenroadproject.org)は米国 DARPA IDEA プログラムから生まれた。2018 年開始で、目標は「RTL から GDS まで 24 時間で完全自動化」。

  • GitHub — github.com/The-OpenROAD-Project、MIT ライセンス。
  • フロー — Yosys(合成) → OpenROAD(P&R) → KLayout / Magic(レイアウト) → OpenSTA(タイミング)。
  • AutoTuner — ベイズ最適化で合成・P&R パラメータを自動チューニング。
  • PDK サポート — SkyWater 130nm、GlobalFoundries 180nm、ASAP 7nm 等のオープン PDK。

OpenROAD は商用ツールと同等の PPA を出せるわけではない(公式ベンチマークで約 70-80 % 水準)。しかし学生・研究者・小規模スタートアップにとっての参入障壁を 0 に下げる。

第 13 章 · OpenLane 2 + Efabless — オープンソースでチップ量産まで

OpenLane(github.com/efabless/openlane)は OpenROAD の上に乗る自動化フローだ。Efabless が運営しており、OpenLane 2 は 2024 年にリリースされた。

  • OpenLane 1 — Tcl ベース、2021-2023 年の主要バージョン。
  • OpenLane 2 — Python ベース、2024 年リリース。モジュール化とデバッグ性が向上。
  • Efabless 事業終了 — 2025 年 3 月に Efabless が事業を畳んだが、OpenLane 2 のコードはオープンソースとして残った。
  • Efabless の遺産 — chipIgnite と MPW(Multi Project Wafer)シャトルで、学生や小規模スタートアップが実際にチップを製造できた。

OpenLane の精神的後継は Tiny Tapeout(2024 年から Matt Venn が主導)。学生が 1000 ドル程度で 130nm シャトルに自分のチップを実装できる。

第 14 章 · ハイパースケーラのインハウス ASIC

2026 年の最大トレンドはビッグテックが自社チップを作っていることだ。

  • Google TPU v7 — Trillium の後継、2026 Q1 に量産開始。AlphaChip で配置。
  • Apple Neural Engine — M5 に 38 TOPS NPU、A19 に 32 TOPS NPU。
  • Tesla Dojo D2 — 2025 年発表、FSD 学習向け。
  • AWS Trainium 3 — 2026 Q1 発表、学習向け。
  • AWS Inferentia 3 — 推論向け。
  • Meta MTIA 3 — 2026 量産。リコメンドとランキング向け。
  • Microsoft Maia 200 — 2026 発表予定、Azure GPT 推論向け。

この流れは EDA 産業の売上構成を変えている。Synopsys · Cadence の売上で、NVIDIA · Intel · AMD のような伝統的チップ企業よりも Google · Microsoft · Amazon · Meta というクラウド事業者の比重が急速に伸びている。

第 15 章 · 検証 AI — Verisium · VSO.ai · Questa AI

検証(Verification)はチップ設計コストの 60-70 % を占める。だから AI が最も早く適用された分野の一つだ。

  • Cadence Verisium AI — 回帰テスト優先順位とバグ分類。
  • Synopsys VSO.ai — シミュレーションカバレッジを自動クローズ。
  • Synopsys VC SpyGlass — RTL 静的解析に ML。
  • Siemens Questa AI — 2024 年発表。LLM ベースの UVM シーケンス生成。
  • Synopsys VC Formal — 形式検証、アサーション自動生成。

2026 年時点、検証スイートの ML オプションは標準装備。オプションなしでサインオフ検証する会社はほとんどない。

第 16 章 · IP・コア — Arm · RISC-V · Imagination

チップは一から作らず、IP(Intellectual Property)コアを買って組み合わせて作る。

  • Arm Cortex-X5 — 2025 年発表、モバイル CPU フラッグシップコア。
  • Arm Cortex-A720AE — 自動車安全等級。
  • Arm Ethos-U85 — マイクロ NPU。
  • RISC-V — SiFive、Andes、Codasip 等がコアを提供。
  • RISC-V Vector(V)拡張 — AI 推論向け SIMD。
  • Imagination Tech BXT — モバイル GPU、AI アクセラレータ内蔵。
  • Ceva NPU — 音声・画像 AI アクセラレータ。

IP 市場は Arm の IPO(2023 年 9 月)以降にいっそう活気づいた。Arm の時価総額は 2026 年 5 月時点で 1500 億ドル前後。

第 17 章 · HLS(高位合成)+ AI

HLS は C++ / SystemC といった高水準言語から RTL を自動生成するフローだ。

  • Cadence Stratus HLS — C++ から RTL へ。
  • Siemens Catapult HLS — Catapult AI オプション追加。
  • Bluespec — BSV(Bluespec SystemVerilog)から RTL へ、学界で人気。
  • Mythril / XLS — Google のオープンソース HLS 試み。

HLS + AI の約束は「ML モデルを Python で書けばアクセラレータ RTL が無料で得られる」だ。2026 年時点では部分的に動くが、手書き RTL に比べて PPA が 20-30 % 劣る。

第 18 章 · フォトニック・量子チップ設計 AI

新しい計算パラダイムにも AI EDA が必要だ。

  • Synopsys OptoCompiler — シリコンフォトニクス設計、2021 年リリース。
  • Cadence Stride — フォトニックシミュレーションとレイアウト。
  • PsiQuantum / Quantinuum — 量子チップ設計を自前のツールで実施。
  • OpenAI / Anthropic のモデルで量子回路を自動生成する実験も学界で進行中。

フォトニックチップはデータセンタの光インターコネクト需要で 2026 年に急増した。Ayar Labs · Lightmatter · Celestial AI などのスタートアップは自前の EDA フローを持つ。

第 19 章 · 韓国のチップ AI — Samsung · SK Hynix · Rebellions · FuriosaAI

韓国メモリ・システム LSI の AI 適用は 2024-2026 に一気に表面化した。

  • Samsung Foundry SAFE AI — Samsung Advanced Foundry Ecosystem に AI 最適化オプション。DSO.ai · Cerebrus と共同検証。
  • Samsung Electronics System LSI — Exynos 2500 / 2600 の NPU 設計に AI EDA を活用。
  • SK Hynix HBM AI — HBM3E · HBM4 の TSV(Through Silicon Via)設計最適化。
  • Rebellions — ATOM(推論)の後継 REBEL(学習 + 推論)チップ設計。2025 年シリーズ C。
  • FuriosaAI — Renegade(2024) → 後継 RNGD 量産。2026 年量産段階。
  • PuzzleAI — ソウル所在のチップ設計 AI スタートアップ。
  • KAIST · ソウル大学校 · POSTECH — 学界で OpenROAD ベースの研究が活発。
  • ETRI — 韓国電子通信研究院のオープンチップフロー。

韓国はメモリ(Samsung · SK Hynix)と NPU(Rebellions · FuriosaAI)に強みがあり、その中に AI EDA 適用事例が増えている。

第 20 章 · 日本のチップ AI — Rapidus · Renesas · Sony · PEZY

日本は 1990 年代に半導体覇権を失ったあと、30 年ぶりに挑戦している。

  • Rapidus 2nm — 北海道千歳 IIM-1 ファブ。IBM ライセンス。2025 年試作生産、2027 年量産目標(2026 年 5 月時点で予定通り)。
  • Rapidus + IBM 協業 — IBM Albany 研究センターと共同で PDK · 設計キット。
  • Renesas R-Car — 自動車向け SoC。R-Car X5 シリーズに NPU を統合。
  • Sony イメージセンサ — スマートフォン・自動車向け CMOS センサ。AI による画素後処理。
  • PEZY Computing PEZY-SC — スーパコン向けメニーコアアクセラレータ。日本の NEDO 支援。
  • TSMC Japan(JASM) — Sony · Denso との合弁。熊本第 1 工場で 22 / 28nm 稼働、第 2 工場で 7nm を準備。

Rapidus は日本政府が 9000 億円(約 60 億ドル)以上を投じる国家プロジェクトだ。2026 年の最初のマイルストーンが IBM ライセンスに基づく 2nm 試作生産であり、これは IBM の EDA ノウハウと結びついている。

第 21 章 · ファウンドリ + AI — TSMC · Intel Foundry · Samsung

ファウンドリ自体にも AI が入った。

  • TSMC FinFlex / Open Innovation Platform — N3 · N2 · A16 ノードの PDK に AI オプション。Cadence · Synopsys と共同認証。
  • TSMC 3D Fabric — CoWoS · SoIC · InFO の積層設計、AI オプション。
  • Intel Foundry Services 18A — Synopsys / Cadence と共同認証。PowerVia(バックサイド電力)に AI オプション。
  • Samsung Foundry SF2 GAA — 2nm GAA、2024 年から量産。AI EDA 検証オプション搭載。
  • GlobalFoundries 22FDX+ — FD-SOI、自動車・産業向け。

ファウンドリは自社 PDK の中に AI オプションを事前検証しておくことで、顧客の新ノード移行時間を短縮している。

第 22 章 · 新興 ASIC スタートアップ — Etched · MatX · Tenstorrent · Astera Labs

EDA ツールの新規ユーザが急増している。

  • Astera Labs — 2024 年 IPO。AI メモリインターコネクト(CXL · UALink · NVLink Fusion)IP。
  • Tenstorrent — Jim Keller 主導。RISC-V ベース AI アクセラレータ。2024 年シリーズ D 6.9 億ドル。
  • Etched Sohu — Transformer 専用 ASIC。2024 年 1.2 億ドル資金調達。2026 年量産目標。
  • MatX — 元 OpenAI メンバが創業。Transformer 推論向けアクセラレータ。
  • Cerebras WSE-3 — ウェハスケールエンジン。単一ダイに 90 万コア。
  • Groq LPU — 推論専用チップ。2024 年シリーズ D。
  • SambaNova Suite — RDU(Reconfigurable Dataflow Unit)。

これら新興 ASIC スタートアップはすべて Cadence · Synopsys のツールで設計する。非伝統チップ企業の EDA 売上比重は 2026 年に 30 % 超と推定。

第 23 章 · NVIDIA 3 兆ドルと Broadcom AI ASIC — 市場構造

産業構造を引いて見る。

  • NVIDIA — 2026 年 5 月時点で時価総額 3.1 兆ドル。H100 → B100 → Rubin のデータセンタ GPU を独占。
  • AMD MI400 / MI500 — 2026 年量産。NVIDIA の唯一可視な競合。
  • Intel Gaudi 3 — Habana 買収後の AI アクセラレータ。
  • Broadcom AI ASIC — Google TPU · Meta MTIA · ByteDance チップの ASIC 設計パートナー。四半期売上 100 億ドル突破。
  • Marvell — Amazon Trainium / Inferentia の ASIC パートナー。
  • TSMC 設備投資 — 2026 年に年間 400 億ドル超。

この市場構造の中で EDA 3 強(Cadence · Synopsys · Siemens)はすべてのトラフィックの通過点だ。だから彼らの AI ツールが業界全体の速度を決める。

第 24 章 · 価格 — EDA ツールはどれだけ高いか

EDA ライセンス価格は NDA で公開されないが、業界推定値がある。

  • Cadence Innovus + Cerebrus — 年間 100 万ドル超。
  • Synopsys Fusion Compiler + DSO.ai — 年間 100 万ドル超。
  • Siemens Calibre nmPlatform — 年間 80 万ドル超。
  • ANSYS RedHawk-SC — 年間 50 万ドル程度。
  • OpenROAD / OpenLane — 無料、オープンソース。
  • Tiny Tapeout シャトル — 1000 ドル程度で 130nm チップ製作。

スタートアップは最初に OpenROAD · OpenLane · Tiny Tapeout で学び、最初の試作を 130nm / 180nm で作ったあと、量産段階で商用 EDA に移る。

第 25 章 · 限界 — AI EDA が出来ないこと

バラ色の絵だけではない。AI EDA の実際の限界。

  • ブラックボックス — RL がなぜその PPA を選んだか人間が説明しづらい。デバッグが面倒。
  • データ依存 — 社内の過去データが少ない新興企業では AI ツールの利点が小さい。
  • 信頼コスト — シニアエンジニアが AI 結果を検証しないと量産は難しい。
  • 一般化不足 — 1 つのノード(例 5nm)でうまく学習したモデルが、他のノード(2nm)でそのまま動かない。
  • 検証負担 — AI 生成結果は別途検証が必要。結局人間の時間は減らないこともある。

2026 年の真実は「AI EDA はシニアエンジニアを置き換えるのではなく、シニアのスループットを増やす」ということだ。

第 26 章 · 倫理・法的問題 — IP 学習同意と輸出規制

AI EDA は二つの規制論点に直面する。

  • IP 学習同意 — JedAI · DSO.ai が学習に使う RTL · 設計データの所有権。ライセンス契約ごとに異なる。
  • 米国輸出規制 — 米商務省 BIS が EDA ツールの中国向け輸出を制限。Synopsys · Cadence は 2022 年から EDA 輸出ライセンスを申請。
  • 半導体関連 EAR(輸出管理規則) — 2nm 以下ノードの EDA の一部が制限対象。
  • デュアルユース — AI EDA が軍用チップに使われると輸出規制が強化される。

この流れは 2026 年の米中貿易環境下で EDA 産業全体に影響する。中国の EDA 企業(EmpyreanTech · Cellix · Semitronix)が自前ツールを急速開発中。

第 27 章 · 学習ロードマップ — 新人デジタル設計者

学生・新入社員のための 2026 年学習パス。

  • 言語 — SystemVerilog、Verilog、C++。
  • 方法論 — UVM(検証)、Synopsys VCS / Cadence Xcelium / Mentor Questa を使う。
  • 合成 — Synopsys Design Compiler または Cadence Genus の基本コマンド。
  • P&R — Synopsys IC Compiler II または Cadence Innovus。
  • サインオフ — PrimeTime(STA)、Calibre(DRC/LVS)。
  • オープンソース実習 — OpenROAD、OpenLane 2 で 130nm シャトルフローを通す。
  • AI ツール — DSO.ai · Cerebrus · ChipNeMo の論文を読みデモを追う。
  • 資格 — IEEE Certified Software Development Professional、国別のチップ設計関連認定。

2026 年の新人は「RTL から P&R までの標準フロー + Python 自動化 + AI ツール利用」を同時にこなす必要がある。

第 28 章 · 2026 年以降 — チップ設計の未来

最後に今後 2-3 年のトレンドを並べる。

  • 2nm 量産の本格化 — TSMC N2、Samsung SF2、Intel 18A、Rapidus 2nm が全て量産へ。
  • 3D-IC の標準化 — CoWoS · SoIC · Foveros のコスト低下。パッケージ EDA が中心に。
  • AlphaChip の後継 — 強化学習と LLM の融合。自然言語からチップ仕様 → P&R まで一気に。
  • エージェント EDA — Synopsys AgentEngineer、Cadence Joint Chip Copilot。
  • フォトニックチップ — データセンタ光インターコネクト需要で急伸。
  • 量子チップ設計 — 2030 年量産可能性を見越して 2026 年からツール整備。
  • 国家 EDA — 中国 EmpyreanTech、日本の自前 EDA フローが急成長。

半導体産業は 2020 年代後半に二股に分かれた。一方は NVIDIA · TSMC が率いる超高密度先端ノードの流れ、もう一方は OpenROAD · Tiny Tapeout が率いる民主化の流れ。AI EDA はその二つを同時に加速する。

第 29 章 · よくある質問

Q. AI EDA ツールを使えば新人でもチップ設計ができますか? A. 単独では不可能です。AI EDA はシニアエンジニアのスループットを増やすツールであり、置き換えではありません。2026 年時点ですべての量産チップはシニア検証を経ています。

Q. 学生が無料でチップ設計フローを学べますか? A. OpenROAD · OpenLane 2 · KLayout · OpenSTA はすべて無料です。Tiny Tapeout シャトルなら 1000 ドル程度で 130nm の実チップを作れます。

Q. Cadence と Synopsys、どちらを学ぶべきですか? A. 両方学べる方が有利ですが、会社ごとに主流が違います。韓国 Samsung Foundry は Synopsys 寄り、米国 NVIDIA は Cadence 寄り、日本 Rapidus は IBM フローのため Synopsys 寄りです。

Q. ChipNeMo のような LLM で RTL を直接書けますか? A. 部分的に可能です。NVIDIA 社内データで 50-70 % の精度です。ただし量産チップに使うには人間の検証が必須です。

Q. 2nm GAA ノードは 5nm と何が違いますか? A. トランジスタ構造が FinFET から GAA(Gate-All-Around)に変わり、デザインルールが約 2 倍に増え、バックサイド電力供給(BSPDN)が追加されました。同じ設計を移植するには EDA ツール設定を全部やり直す必要があります。

第 30 章 · 結論

2026 年のチップ設計は二つの両極端に同時に立っている。一方は NVIDIA Rubin · Google TPU v7 · Rapidus 2nm が率いる超高密度先端ノードの流れ、もう一方は OpenROAD · Tiny Tapeout · Efabless の遺産が率いる民主化の流れだ。EDA 3 強(Cadence · Synopsys · Siemens)はその間で、自社の全ツールに AI オプションを組み込みつつある。

覚えておきたい五つ。

  • Synopsys DSO.ai が 2020 年の業界初商用 AI EDA。2026 年までに累計 700 テープアウトと推定。
  • Cadence Cerebrus + JedAI が RL + 社内データ学習で PPA を 10-30 % 改善。
  • Siemens Calibre · ANSYS PathFinder がサインオフ段階に AI を組み込んだ。
  • NVIDIA ChipNeMo がドメイン適応 LLM の可能性を証明。13B モデルで 70B 汎用モデル相当のチップ設計性能。
  • Google AlphaChip の強化学習配置が TPU v5 / v6 で実使用。学問が産業を作り変えた一例。

あなたが学生なら OpenROAD · Tiny Tapeout から始めよう。新人エンジニアなら Synopsys / Cadence の標準フローを習得しながら AI オプションも一緒に学ぼう。シニアなら AgentEngineer · Joint Chip Copilot のようなエージェントフローを身につけよう。チップ設計は 2026 年でも依然として人間の仕事だが、AI と一緒に働く人間の仕事だ。

参考資料

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