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AI 하드웨어 EDA & 칩 설계 2026 완벽 가이드 - Cadence Cerebrus + JedAI · Synopsys DSO.ai + AgentEngineer · Siemens Calibre AI · ANSYS PathFinder · NVIDIA ChipNeMo · Google AlphaChip · OpenROAD 심층 분석

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프롤로그 — 칩 설계가 인간 한계를 넘은 해

2026년 5월, 글로벌 반도체 산업은 동시다발적으로 다섯 개의 분기점을 통과하고 있다. TSMC N2(2nm GAA)가 본격 양산에 들어갔고, Samsung Foundry SF2 가 양산 수율을 끌어올렸다. Intel 18A 가 Panther Lake / Clearwater Forest 양산을 시작했고, 일본 Rapidus 가 IBM 라이선스로 홋카이도 치토세 IIM-1 팹에서 2nm 시험 생산에 들어갔다. NVIDIA 시가총액은 3조 달러를 돌파했고, Broadcom 의 ASIC 사업은 Google TPU · Meta MTIA · ByteDance 칩을 동시에 굴리며 분기 매출 100억 달러를 넘었다.

문제는 이 모든 노드가 한 칩에 100억 개 이상의 트랜지스터를 담는다는 것이다. 5nm 시대에 7-8명이 1년 안에 끝내던 P&R(Place and Route) 작업이, 2nm 시대에는 30명이 2년 동안 매달려도 끝나지 않는다. EUV(극자외선) 마스크 디자인, 멀티 패터닝, GAA 트랜지스터의 채널 모델링, 백사이드 전력 공급(BSPDN), 3D 적층(3D-IC)이 모두 동시에 들어왔다.

그 결과 Cadence·Synopsys·Siemens 3대 EDA 회사는 자사의 모든 핵심 도구에 AI 옵션을 박아 넣었다. "AI EDA"는 2020년 Synopsys DSO.ai 가 첫 상용화한 이후 6년 만에 업계 표준이 되었다. 이 글은 그 흐름을 한 번에 따라간다.

  • 상용 빅3 — Cadence Cerebrus + JedAI, Synopsys DSO.ai + AgentEngineer, Siemens Calibre AI
  • 사인오프 AI — ANSYS PathFinder, RedHawk-SC, Calibre DRC/LVS
  • LLM for chip — NVIDIA ChipNeMo, Synopsys Copilot, Cadence Joint Chip Copilot
  • DeepMind / 학계 — Google AlphaChip, MIT Tiny Tapeout, Stanford OpenROAD
  • 오픈소스 — OpenROAD, OpenLane 2, KLayout, OpenSTA
  • 한일 현황 — Samsung SAFE AI, SK Hynix HBM AI, Rapidus 2nm, Renesas R-Car AI
  • 신생 ASIC — Etched Sohu, MatX, Tenstorrent, Astera Labs, Cerebras WSE-3

각 도구의 가격, 임상(실측) 데이터, 한계, 그리고 2026 시점의 적용 사례를 차례대로 본다.

1장 · 왜 2026년에 AI EDA가 필수가 되었는가

기술 도입 전에 수요를 먼저 짚어야 한다. 2026년 칩 설계 위기의 네 가지 축은 다음과 같다.

  • 노드 복잡도 폭증 — 5nm 디자인 룰이 약 1만 개, 3nm 약 1.5만 개, 2nm GAA 노드는 2만 개를 넘긴다. 사람이 다 외울 수 없다.
  • 시니어 엔지니어 부족 — IEEE / IEDM 데이터 기준, 시니어 디지털 설계자(15년 이상 경력)의 글로벌 공급이 2010년 대비 60% 수준. 은퇴와 분야 이탈이 동시에 일어났다.
  • 테이프아웃 비용 폭증 — 2nm 한 번 테이프아웃에 마스크 세트 1억 달러 이상. 한 번 실패하면 회사가 흔들린다.
  • 하이퍼스케일러의 ASIC 대전 — Google TPU v7, Meta MTIA 3, Amazon Trainium 3, Microsoft Maia 200 이 모두 같은 분기에 양산 라인을 올렸다. EDA 도구 처리량이 병목이다.

이 네 가지를 동시에 해결할 후보가 AI 였고, 결과는 2025-2026 분기에 폭발했다.

[칩 설계 흐름 5단계 — 2026 모델]
  1. 사양·아키텍처     — RTL 설계, SystemVerilog, HLS
  2. 합성·P&R          — 게이트 합성, Place and Route (Cerebrus, DSO.ai)
  3. 검증              — UVM, 형식 검증, 시뮬레이션 (Verisium, VSO.ai)
  4. 사인오프          — STA, DRC/LVS, ESD, IR drop (Calibre, PathFinder)
  5. 양산·DFT          — 테스트 패턴, 자동 결함 진단 (Tessent, TSO.ai)

AI 는 1-5 단계 모두에 들어왔지만, 2-3-4 단계에서 가장 큰 가치를 만들고 있다.

2장 · Cadence Cerebrus — 강화학습 기반 칩 설계 탐색기

Cadence Cerebrus Intelligent Chip Explorer(cadence.com 의 Cerebrus 페이지)는 2021년 9월에 발표되었다. RTL 입력만 받고 Innovus(P&R) · Genus(합성) · Tempus(STA)를 자동 호출해 최적 PPA(Power, Performance, Area)를 강화학습으로 탐색한다.

  • 출시 — 2021년 9월, Cadence CDNS Live 행사.
  • 방식 — 강화학습 에이전트가 합성·P&R 파라미터 수천 개를 동시에 조정.
  • 벤치마크 — Cadence 발표에 따르면 인간 엔지니어 대비 PPA 10-20 % 개선, 시간은 1/3.
  • 실사용 — Samsung Foundry, Renesas, NXP 가 공개 케이스 스터디로 사용.

Cerebrus 의 아이디어는 학계 강화학습 연구(특히 Google AlphaChip의 2020 Nature 논문)에서 출발했지만, 상용화는 Cadence 가 가장 먼저였다. 인간 엔지니어가 며칠 동안 손으로 시도해야 할 합성·P&R 파라미터 조합을 자동 탐색한다.

한계는 분명하다.

  • 블랙박스 — RL 이 왜 그 조합을 골랐는지 설명이 어렵다.
  • 라이선스 가격 — Cadence Innovus 위에 얹는 옵션, 정확한 가격은 NDA. 업계 추정 연간 100만 달러 이상.
  • 데이터 의존 — 사내 과거 디자인 데이터가 많을수록 학습이 잘된다.

2026 시점, Cerebrus 는 Cadence 의 Joint Enterprise Data + AI 플랫폼인 JedAI 와 통합되어 사내 IP·블록 라이브러리·과거 디자인을 모두 학습 소스로 쓴다.

3장 · Cadence JedAI Platform — 사내 EDA 데이터 통합 학습

JedAI(Joint Enterprise Data and AI Platform)는 Cadence 가 2023 년 발표한 사내 데이터 학습 플랫폼이다. 한 회사 안에서 여러 칩 프로젝트가 동시 진행될 때, 그 데이터를 한 곳에 모아 도구 전반에 걸쳐 학습한다.

  • 데이터 소스 — 합성 로그, P&R 결과, 검증 로그, DFT 패턴, 사인오프 결과.
  • 연결 도구 — Cerebrus, Verisium(검증), Allegro X(PCB), Optimality(검증), Joules(RTL Power).
  • 고객 데이터 보호 — 학습은 한 고객 내부에서만, 외부 공유 없음.

JedAI 의 핵심 가치는 "한 번 잘 만든 블록을 다음 칩에서도 자동 활용"이다. 예전에는 사내 IP 재사용이 사람 머리에 의존했지만, 이제는 플랫폼이 추천한다.

4장 · Cadence Verisium AI — 검증 자동화

Verisium AI(2022 출시)는 검증(verification) 단계의 AI 도구다. UVM(Universal Verification Methodology) 테스트벤치에서 AI 가 어떤 시나리오를 우선 실행할지 학습한다.

  • 회귀 테스트 우선순위 — 과거 버그를 기반으로 회귀 테스트 순서 재배치.
  • 버그 분류 — 실패한 테스트를 RTL 변경 이력과 매칭해 디버그 우선순위.
  • 신뢰성 향상 — 같은 시간 안에 더 많은 시나리오를 통과시킨다.

2026년 Verisium 은 SystemVerilog · UVM · cocotb · Xcelium 시뮬레이터와 통합되었다. Verisium 의 경쟁자는 Synopsys VSO.ai 와 Siemens Questa AI.

5장 · Synopsys DSO.ai — 업계 첫 상용 AI EDA(2020)

Synopsys DSO.ai(Design Space Optimization for AI)는 2020년 3월에 발표되었다. 업계 최초 상용 AI EDA 도구라는 타이틀을 가지고 있다.

  • 출시 — 2020년 3월 12일, SNUG(Synopsys Users Group) 행사.
  • 첫 고객 공개 사례 — Samsung Foundry, 2021년 7월.
  • 누적 테이프아웃 — 2024년 9월 누적 300건 이상, 2026년 5월 누적 700건 추정.
  • PPA 개선 — Synopsys 발표 평균 15-30 %.
  • 수상 — IEEE/ACM Lifetime Contribution Award 후보.

DSO.ai 는 Fusion Compiler 와 IC Compiler II 위에 얹는다. 강화학습 에이전트가 합성-P&R 파라미터 수천 개를 동시에 굴려 PPA 가 가장 좋은 조합을 찾는다.

2026년 5월 기준, DSO.ai 는 Synopsys.ai 패밀리의 첫 멤버다. 이후 VSO.ai(검증), TSO.ai(테스트), ASO.ai(아날로그)가 차례로 나왔다.

6장 · Synopsys AgentEngineer — 에이전트 기반 칩 설계(2025년 3월)

AgentEngineer(2025년 3월 발표)는 Synopsys 의 가장 새로운 흐름이다. DSO.ai 가 "RL 옵티마이저"였다면, AgentEngineer 는 "Claude / GPT 스타일 에이전트가 칩 설계 도구를 호출하는 프레임워크"다.

  • 발표 — 2025년 3월 18일, Synopsys SNUG Silicon Valley.
  • 기반 — Synopsys 자체 LLM + 외부 LLM(GPT-4 / Claude) 선택 가능.
  • 도구 호출 — Fusion Compiler, IC Validator, PrimeTime, VC Formal 등을 자연어로 호출.
  • 에이전트 역할 — Synthesis Engineer, Verification Engineer, DFT Engineer 의 페르소나 분리.

이 흐름은 OpenAI 의 ChatGPT Agents Mode, Anthropic 의 Claude Code 와 본질적으로 같다. 다만 도구 표면이 칩 설계 EDA 라는 점이 다르다. 2026 년 첫 양산 적용 사례가 Synopsys 고객 컨퍼런스에서 공개되었지만, 상세 데이터는 NDA.

7장 · Synopsys VSO.ai · TSO.ai · ASO.ai

DSO.ai 가 P&R 옵티마이저였다면, 그 옆에 자매 도구가 자라났다.

  • VSO.ai(Verification Space Optimization) — 2022년 발표. UVM/SystemVerilog 시뮬레이션 회귀 테스트 우선순위 결정.
  • TSO.ai(Test Space Optimization) — DFT/ATPG 패턴 압축. 테스트 시간 30-50 % 감소.
  • ASO.ai(Analog Space Optimization) — 2023 년 발표. 아날로그 회로 사이징 자동화. Custom Compiler 와 통합.
  • Synopsys.ai Copilot — 2023 년 12월 발표. 자연어로 EDA 명령 작성. PrimeTime · Verdi · IC Compiler 명령 자동완성.

2026 년 기준, Synopsys.ai 패밀리는 4 개 옵티마이저 + 1 개 Copilot 로 구성되어 있다.

8장 · Siemens EDA Calibre AI — 사인오프 DRC/LVS의 AI 화

Siemens EDA(전 Mentor Graphics)는 2017년 Siemens 가 Mentor 를 45억 달러에 인수하면서 만들어진 사업부다. 핵심 자산은 Calibre — 칩 산업의 표준 DRC(Design Rule Check) · LVS(Layout vs Schematic) 사인오프 도구다.

  • Calibre nmPlatform — 28년 누적 사인오프 표준. TSMC · Samsung · GlobalFoundries · Intel Foundry 가 모두 인증.
  • Calibre Machine Learning OPC — 광 근접 보정(OPC)에 ML 적용. 마스크 시뮬레이션 가속.
  • Calibre Vision AI — 2024 발표. DRC 디버그를 LLM 으로 자연어 설명.
  • Solido — 변동 인지(Variation-aware) 시뮬레이션. 2017 년 Siemens 가 Solido Design Automation 을 인수.
  • Tessent AI — DFT(Design for Test) 에 ML 패턴 압축 적용.

Calibre 는 2nm GAA 가 들어오면서 디자인 룰 폭증으로 사인오프 시간이 길어졌다. AI 옵션은 그 시간을 30-50 % 단축한다.

9장 · ANSYS PathFinder AI — ESD 검증 자동화

ANSYS PathFinder(ansys.com)는 ESD(정전기 방전) 시뮬레이션 표준 도구다. 2024 년 AI 옵션이 추가되었다.

  • PathFinder ESD — ESD 회로 검증, 보호 다이오드 자동 검출.
  • PathFinder AI — 동일 IP 블록에 대한 ESD 검증 결과를 학습해 다음 칩에서 자동 적용.
  • RedHawk-SC — 전력 무결성(Power Integrity), IR drop 분석.
  • HFSS / SIwave — 시그널 인테그리티(SI), PCB / 패키지.

ANSYS 는 2024 년 1 월 Synopsys 가 350 억 달러에 인수 발표를 했고, 2025 년 8 월 인수가 완료되었다. 2026 시점, ANSYS 의 모든 도구는 Synopsys.ai 패밀리와 통합 단계에 있다.

10장 · NVIDIA ChipNeMo — 칩 설계 전용 LLM(2023년 10월)

ChipNeMo(2023년 10월 31일, NVIDIA Research 논문)는 칩 설계에 특화된 LLM 이다.

  • 기반 모델 — Llama 2 13B 의 도메인 적응 버전.
  • 학습 데이터 — NVIDIA 사내 RTL · 사내 EDA 스크립트 · 사내 디자인 문서 약 240억 토큰.
  • 세 가지 활용 — 엔지니어 챗봇, 코드 리뷰 어시스턴트, EDA 스크립트 자동 생성.
  • 공개 여부 — 가중치 비공개, 논문과 데모만 공개.

ChipNeMo 는 두 가지 결론을 보여줬다.

  • 도메인 적응 학습이 일반 LLM 보다 강하다.
  • 소형 모델(13B)이라도 잘 학습하면 70B 일반 모델과 비슷한 칩 설계 작업 성능.

2026년 기준, NVIDIA 사내에서 ChipNeMo 후속 버전이 H100 / B100 / Rubin 설계에 실제로 사용되었다는 점이 컨퍼런스 키노트에서 공개되었다. NVIDIA 외부에는 공개되지 않았다.

11장 · Google DeepMind AlphaChip — TPU에 들어간 RL 배치(Nature 2021/2024)

AlphaChip(원명 Chip Placement RL, Nature 2021년 6월 → 2024 업데이트)은 강화학습 기반 매크로 배치 알고리즘이다.

  • 2021년 6월 Nature — Anna Goldie · Azalia Mirhoseini · Jeff Dean 등 공저. TPU v4 에 실제 사용.
  • 2024 업데이트(Nature Addendum) — TPU v5 / v6 에도 적용, 손으로 만든 배치 대비 PPA 동등 또는 우월.
  • 외부 공개 — 강화학습 코드 일부 GitHub 공개(Circuit Training).

학계 논쟁도 있었다. 2023년 일부 연구자들이 Google 의 비교 베이스라인이 약하다는 비판 논문을 냈고, Google 은 2024 년 Nature Addendum 으로 응답했다.

2026년 기준, AlphaChip 의 영향은 Cadence Cerebrus · Synopsys DSO.ai 의 RL 옵티마이저 흐름 전체로 퍼졌다. 한 학문 논문이 한 산업 카테고리를 만들었다.

12장 · OpenROAD + AutoTuner — 오픈소스 자동 P&R

OpenROAD(theopenroadproject.org)는 미국 DARPA IDEA 프로그램의 산물이다. 2018년 시작, "RTL-to-GDS 24시간 자동화"가 목표였다.

  • GitHub — github.com/The-OpenROAD-Project, MIT 라이선스.
  • 흐름 — Yosys(합성) → OpenROAD(P&R) → KLayout / Magic(레이아웃) → OpenSTA(타이밍).
  • AutoTuner — 베이지안 옵티마이저로 합성·P&R 파라미터 자동 튜닝.
  • PDK 지원 — SkyWater 130nm, GlobalFoundries 180nm, ASAP 7nm 등 오픈 PDK.

OpenROAD 는 상용 도구와 같은 PPA 를 내지는 못한다(공식 벤치마크 기준 약 70-80 % 수준). 하지만 학생·연구자·소규모 스타트업에게 진입 장벽을 0 으로 낮춘다.

13장 · OpenLane 2 + Efabless — 오픈소스 칩 양산까지

OpenLane(github.com/efabless/openlane)은 OpenROAD 위에 얹은 자동화 흐름이다. Efabless 가 운영하는 OpenLane 2 는 2024년 출시되었다.

  • OpenLane 1 — Tcl 기반, 2021-2023 주요 버전.
  • OpenLane 2 — Python 기반, 2024 출시. 모듈화·디버깅 개선.
  • Efabless 사업 종료 — 2025 년 3 월 Efabless 가 사업을 접었지만, OpenLane 2 코드는 오픈소스로 남았다.
  • eFabless 의 유산 — chipIgnite, MPW(Multi Project Wafer) 셔틀로 학생·소형 스타트업의 칩 양산을 지원했다.

OpenLane 의 정신적 후예는 Tiny Tapeout(2024년부터 Matt Venn 주도). 학생이 130nm 셔틀에 1,000 달러로 자신의 칩을 실제로 양산할 수 있다.

14장 · 하이퍼스케일러 인하우스 ASIC

2026 년의 가장 큰 흐름은 빅테크가 자체 칩을 만든다는 것이다.

  • Google TPU v7 — Trillium 후속, 2026 1 분기 양산 시작. AlphaChip 으로 배치.
  • Apple Neural Engine — M5 에 38 TOPS NPU, A19 에 32 TOPS NPU.
  • Tesla Dojo D2 — 2025 발표, FSD 학습용.
  • AWS Trainium 3 — 2026 1 분기 발표. 학습용.
  • AWS Inferentia 3 — 추론용.
  • Meta MTIA 3 — 2026 양산. 추천·랭킹용.
  • Microsoft Maia 200 — 2026 발표 예정. Azure GPT 추론.

이 흐름은 EDA 산업의 매출 구조를 바꾸고 있다. Synopsys · Cadence 의 매출은 NVIDIA · Intel · AMD 같은 전통 칩 회사보다 Google · Microsoft · Amazon · Meta 같은 클라우드 사업자 비중이 빠르게 늘었다.

15장 · 검증 AI — Verisium · VSO.ai · Questa AI

검증(Verification)은 칩 설계 비용의 60-70 % 를 차지한다. 그래서 AI 가 가장 빠르게 적용된 분야 중 하나다.

  • Cadence Verisium AI — 회귀 테스트 우선순위, 버그 분류.
  • Synopsys VSO.ai — 시뮬레이션 커버리지 자동 폐쇄.
  • Synopsys VC SpyGlass — RTL 정적 분석에 ML.
  • Siemens Questa AI — 2024 발표. UVM 시퀀스 생성에 LLM.
  • Synopsys VC Formal — 형식 검증, 자동 어설션 생성.

2026 년 기준, 검증 도구의 ML 옵션은 표준이 되었다. 옵션 없이 사인오프 검증을 하는 회사는 거의 없다.

16장 · IP & 코어 — Arm · RISC-V · Imagination

칩 설계는 처음부터 만들지 않고, IP(Intellectual Property) 코어를 사 와서 조립한다.

  • Arm Cortex-X5 — 2025 발표, 플래그십 모바일 CPU 코어.
  • Arm Cortex-A720AE — 자동차 안전 등급.
  • Arm Ethos-U85 — 마이크로 NPU.
  • RISC-V — SiFive, Andes, Codasip 등이 코어 제공.
  • RISC-V Vector(V) Extension — AI 추론용 SIMD.
  • Imagination Tech BXT — 모바일 GPU, AI 가속 포함.
  • Ceva NPU — 음성·이미지 AI 가속.

IP 시장은 Arm 의 IPO(2023 년 9 월) 이후 더 활발해졌다. Arm 의 시가총액은 2026 년 5 월 기준 1500 억 달러대.

17장 · HLS(High-Level Synthesis) + AI

HLS 는 C++/SystemC 같은 고수준 언어에서 RTL 을 자동 생성하는 흐름이다.

  • Cadence Stratus HLS — C++ → RTL 변환.
  • Siemens Catapult HLS — Catapult AI 옵션 추가.
  • Bluespec — BSV(Bluespec SystemVerilog) → RTL, 학계에서 인기.
  • Mythril / XLS — Google 의 오픈소스 HLS 시도.

HLS + AI 의 약속은 "ML 모델을 Python 으로 작성하면 자동으로 가속기 RTL 생성"이다. 2026 년 기준 부분적으로 작동하지만, 사람이 손으로 만든 RTL 대비 PPA 가 20-30 % 떨어진다.

18장 · 포토닉 / 양자 칩 설계 AI

새로운 컴퓨팅 패러다임도 AI EDA 가 필요하다.

  • Synopsys OptoCompiler — 실리콘 포토닉스 설계. 2021 년 출시.
  • Cadence Stride — 포토닉 시뮬레이션 + 레이아웃.
  • PsiQuantum / Quantinuum — 양자 칩 설계 자체 도구.
  • OpenAI / Anthropic 의 모델로 양자 회로 자동 생성 실험도 학계에서 진행 중.

포토닉 칩은 데이터센터 광 인터커넥트 수요로 2026 년 폭증했다. Ayar Labs · Lightmatter · Celestial AI 등 스타트업이 자체 EDA 흐름을 가진다.

19장 · 한국 칩 AI — Samsung · SK Hynix · Rebellions · FuriosaAI

한국 메모리·시스템 LSI 의 AI 적용은 2024-2026 사이 빠르게 표면화되었다.

  • Samsung Foundry SAFE AI — Samsung Advanced Foundry Ecosystem 에 AI 최적화 옵션. DSO.ai · Cerebrus 와 공동 검증.
  • Samsung Electronics System LSI — Exynos 2500 / 2600 의 NPU 설계에 AI EDA 활용.
  • SK Hynix HBM AI — HBM3E · HBM4 의 TSV(Through Silicon Via) 설계 최적화.
  • Rebellions — ATOM(추론) 후속 REBEL(학습+추론) 칩 설계. 2025 년 시리즈 C.
  • FuriosaAI — Renegade(2024) → 후속 칩 RNGD 양산. 2026 년 양산 단계.
  • PuzzleAI — 칩 설계 AI 스타트업, 서울 소재.
  • KAIST · 서울대 · POSTECH — 학계에서 OpenROAD 기반 연구 활발.
  • ETRI — 한국전자통신연구원의 오픈 칩 흐름.

한국은 메모리(Samsung · SK Hynix)와 NPU(Rebellions · FuriosaAI)에서 강점이 있고, 그 안에 AI EDA 적용 사례가 늘었다.

20장 · 일본 칩 AI — Rapidus · Renesas · Sony · PEZY

일본은 1990년대 반도체 패권을 잃은 후 30년만에 다시 도전한다.

  • Rapidus 2nm — 홋카이도 치토세 IIM-1 팹. IBM 라이선스. 2025 년 시험 생산, 2027 년 양산 목표(2026 년 5 월 기준 일정 유지).
  • Rapidus + IBM 협력 — IBM Albany 연구센터와 공동 PDK · 디자인 키트.
  • Renesas R-Car — 자동차용 SoC. R-Car X5 시리즈에 NPU 통합.
  • Sony 이미지 센서 — 스마트폰·자동차용 CMOS 센서. AI 화소 후처리.
  • PEZY Computing PEZY-SC — 슈퍼컴퓨터용 메니코어 가속기. 일본 신에너지·산업기술종합개발기구(NEDO) 지원.
  • TSMC Japan(JASM) — Sony · Denso 와 합작. 구마모토 1 팹 22/28nm 가동, 2 팹 7nm 준비.

Rapidus 는 일본 정부가 9000 억 엔(약 60 억 달러) 이상을 투입하는 국가 프로젝트다. 2026 년의 첫 마일스톤이 IBM 라이선스 기반 2nm 시험 생산이고, 이는 IBM 의 EDA 노하우와 결합되어 있다.

21장 · 파운드리 + AI — TSMC · Intel Foundry · Samsung

파운드리 자체에 AI 가 들어왔다.

  • TSMC FinFlex / Open Innovation Platform — N3 · N2 · A16 노드의 디자인 키트(PDK)에 AI 옵션. Cadence · Synopsys 와 공동 인증.
  • TSMC 3D Fabric — CoWoS · SoIC · InFO 의 적층 설계. AI 옵션.
  • Intel Foundry Services 18A — Synopsys / Cadence 와 공동 인증. PowerVia(백사이드 전력)에 AI 옵션.
  • Samsung Foundry SF2 GAA — 2nm GAA, 2024 양산. AI EDA 검증 옵션.
  • GlobalFoundries 22FDX+ — FD-SOI, 자동차·산업 응용.

파운드리는 자기 PDK 안에 AI 옵션을 미리 검증해 두어, 고객이 새 노드로 옮길 때의 시간을 단축한다.

22장 · 신생 ASIC 스타트업 — Etched · MatX · Tenstorrent · Astera Labs

EDA 도구의 새 사용자가 빠르게 늘었다.

  • Astera Labs — 2024 년 IPO. AI 메모리 인터커넥트(CXL · UALink · NVLink Fusion) IP.
  • Tenstorrent — Jim Keller. RISC-V 기반 AI 가속기. 2024 시리즈 D 6.9 억 달러.
  • Etched Sohu — 트랜스포머 전용 ASIC. 2024 년 1.2 억 달러 펀딩. 2026 양산 목표.
  • MatX — OpenAI 출신 창업. 트랜스포머 추론 가속.
  • Cerebras WSE-3 — 웨이퍼 스케일 엔진. 단일 칩에 90 만 코어.
  • Groq LPU — 추론 전용 칩. 2024 시리즈 D.
  • SambaNova Suite — RDU(Reconfigurable Dataflow Unit).

이들 신생 ASIC 스타트업은 모두 Cadence · Synopsys 도구로 설계한다. 비전통 칩 회사가 EDA 매출에서 차지하는 비중이 2026 년 30 % 를 넘었다는 추정.

23장 · NVIDIA $3T 와 Broadcom AI ASIC — 시장 구조

산업 구조도 함께 본다.

  • NVIDIA — 2026 년 5 월 시가총액 3.1 조 달러. H100 → B100 → Rubin 의 데이터센터 GPU 독점.
  • AMD MI400 / MI500 — 2026 년 양산. NVIDIA 의 유일한 가시적 도전자.
  • Intel Gaudi 3 — Habana 인수 후 AI 가속기.
  • Broadcom AI ASIC — Google TPU · Meta MTIA · ByteDance 칩 의 ASIC 디자인 파트너. 분기 매출 100 억 달러 돌파.
  • Marvell — Amazon Trainium / Inferentia 의 ASIC 파트너.
  • TSMC 자본 지출 — 2026 년 400 억 달러 이상.

이 시장 구조 안에서 EDA 3 강(Cadence · Synopsys · Siemens)은 모든 트래픽의 통과점이다. 그래서 그들의 AI 도구가 산업 전체의 속도를 결정한다.

24장 · 가격 — EDA 도구는 얼마나 비싼가

EDA 라이선스 가격은 NDA 라 공개 되지 않지만, 업계 추정치는 있다.

  • Cadence Innovus + Cerebrus — 연간 100 만 달러 이상.
  • Synopsys Fusion Compiler + DSO.ai — 연간 100 만 달러 이상.
  • Siemens Calibre nmPlatform — 연간 80 만 달러 이상.
  • ANSYS RedHawk-SC — 연간 50 만 달러대.
  • OpenROAD / OpenLane — 무료, 오픈소스.
  • Tiny Tapeout 셔틀 — 1000 달러로 130nm 칩 제작.

스타트업이 처음 시작할 때는 OpenROAD · OpenLane · Tiny Tapeout 으로 학습하고, 첫 시제품을 130nm / 180nm 에서 만든 뒤, 양산 단계에 상용 EDA 로 옮긴다.

25장 · 한계 — AI EDA가 못 하는 것

장밋빛 그림만 있는 건 아니다. AI EDA 의 실제 한계.

  • 블랙박스 — RL 이 왜 그 PPA 를 골랐는지 사람이 설명하기 어렵다. 디버깅이 까다롭다.
  • 데이터 의존 — 사내 과거 데이터가 적은 신생 회사는 AI 도구의 이점이 작다.
  • 신뢰 비용 — 시니어 엔지니어가 AI 결과를 검증하지 않으면 양산이 어렵다.
  • 일반화 부족 — 한 노드(예 5nm)에서 잘 학습한 모델이 다른 노드(2nm)에서 그대로 작동하지 않는다.
  • 검증 부담 — AI 가 만든 결과를 별도 검증으로 다시 봐야 한다. 결국 사람 시간이 줄어들지 않을 수도 있다.

2026 년의 진실은 "AI EDA 는 시니어 엔지니어를 대체하지 않고, 시니어의 처리량을 늘린다"는 것이다.

26장 · 윤리·법적 이슈 — IP 학습 동의와 수출 통제

AI EDA 는 두 가지 규제 이슈를 만난다.

  • IP 학습 동의 — JedAI · DSO.ai 가 학습에 쓰는 RTL · 디자인 데이터의 소유권. 라이선스 계약마다 다르다.
  • 미국 수출 통제 — 미 상무부 BIS 가 EDA 도구의 중국 수출을 제한. Synopsys · Cadence 는 2022 년부터 EDA 수출 라이선스 신청을 받았다.
  • 반도체 관련 EAR(수출관리규정) — 2nm 이하 노드 EDA 의 일부가 제한 대상.
  • 민군 겸용 — AI EDA 가 군용 칩에 쓰이면 수출 통제 강화.

이 흐름은 2026 년 미·중 무역 환경 안에서 EDA 산업 전체에 영향을 준다. 중국 EDA 회사(EmpyreanTech · Cellix · Semitronix)가 빠르게 자체 도구를 개발 중.

27장 · 학습 로드맵 — 신입 디지털 설계자

학생·신입을 위한 2026 학습 경로.

  • 언어 — SystemVerilog, Verilog, C++.
  • 방법론 — UVM(검증), Synopsys VCS / Cadence Xcelium / Mentor Questa 사용.
  • 합성 — Synopsys Design Compiler 또는 Cadence Genus 기본 명령어.
  • P&R — Synopsys IC Compiler II 또는 Cadence Innovus.
  • 사인오프 — PrimeTime(STA), Calibre(DRC/LVS).
  • 오픈소스 실습 — OpenROAD, OpenLane 2 로 130nm 셔틀 흐름 따라 하기.
  • AI 도구 — DSO.ai · Cerebrus · ChipNeMo 논문 읽고 데모 따라 하기.
  • 자격증 — IEEE Certified Software Development Professional, IEEE 인증 칩 디자인 자격증(국가별).

2026 년의 신입은 "RTL → P&R 표준 흐름 + Python 자동화 + AI 도구 사용"을 동시에 해야 한다.

28장 · 2026 이후 — 칩 설계의 미래

마지막으로 향후 2-3 년의 트렌드.

  • 2nm 양산 본격화 — TSMC N2, Samsung SF2, Intel 18A, Rapidus 2nm 모두 양산.
  • 3D-IC 표준화 — CoWoS · SoIC · Foveros 의 비용 하락. 패키지 EDA 가 핵심.
  • AlphaChip 후속 — 강화학습 + LLM 결합. 자연어로 칩 명세 → P&R 까지.
  • 에이전트 EDA — Synopsys AgentEngineer, Cadence Joint Chip Copilot.
  • 포토닉 칩 — 데이터센터 광 인터커넥트 수요로 폭증.
  • 양자 칩 설계 — 2030 년 양산 가능성을 보고 2026 년 도구 준비.
  • 국가 EDA — 중국의 EmpyreanTech, 일본의 자체 EDA 흐름이 빠르게 성장.

칩 산업은 2020 년대 후반에 두 갈래로 나뉘었다. 한쪽은 NVIDIA · TSMC 가 이끄는 초고밀도 첨단 노드 흐름, 다른 한쪽은 OpenROAD · Tiny Tapeout 이 이끄는 민주화 흐름. AI EDA 는 그 두 흐름 모두를 빠르게 한다.

29장 · 자주 묻는 질문

Q. AI EDA 도구를 쓰면 신입도 칩 설계가 가능한가요? A. 단독으로는 불가능합니다. AI EDA 는 시니어 엔지니어의 처리량을 늘리는 도구이지, 시니어를 대체하지 않습니다. 2026 년 기준 모든 양산 칩은 시니어 검증을 거쳤습니다.

Q. 학생이 무료로 칩 설계 흐름을 배울 수 있나요? A. OpenROAD · OpenLane 2 · KLayout · OpenSTA 가 모두 무료입니다. Tiny Tapeout 셔틀에 1000 달러로 130nm 실제 칩을 만들 수 있습니다.

Q. Cadence 와 Synopsys 중 어느 쪽을 배워야 하나요? A. 둘 다 배우는 게 유리하지만, 회사마다 표준이 다릅니다. 한국 Samsung Foundry 는 Synopsys 비중이 높고, 미국 NVIDIA 는 Cadence 비중이 높습니다. 일본 Rapidus 는 IBM 흐름이라 Synopsys 가 우세합니다.

Q. ChipNeMo 같은 LLM 으로 RTL 을 직접 짤 수 있나요? A. 부분적으로 가능합니다. NVIDIA 사내 데이터에서 50-70 % 정확도. 하지만 양산 칩에 쓰려면 인간 검증이 필수입니다.

Q. 2nm GAA 노드는 5nm 와 무엇이 다른가요? A. 트랜지스터 구조가 FinFET 에서 GAA(Gate-All-Around)로 바뀌었고, 디자인 룰이 약 2 배 늘었으며, 백사이드 전력 공급(BSPDN)이 추가되었습니다. 같은 디자인을 옮기려면 EDA 도구 옵션을 새로 잡아야 합니다.

30장 · 결론

2026 년의 칩 설계는 두 개의 양극단에 동시에 서 있다. 한쪽은 NVIDIA Rubin · Google TPU v7 · Rapidus 2nm 가 이끄는 초고밀도 첨단 노드 흐름이고, 다른 한쪽은 OpenROAD · Tiny Tapeout · Efabless 유산이 이끄는 민주화 흐름이다. EDA 3 강(Cadence · Synopsys · Siemens)은 그 사이에서 AI 옵션을 자사 전 도구에 박아 넣고 있다.

기억할 다섯 가지.

  • Synopsys DSO.ai 가 2020 년 업계 첫 상용 AI EDA. 2026 년까지 누적 700 테이프아웃 추정.
  • Cadence Cerebrus + JedAI 가 RL + 사내 데이터 학습으로 PPA 10-30 % 개선.
  • Siemens Calibre · ANSYS PathFinder 가 사인오프 단계에 AI 를 박았다.
  • NVIDIA ChipNeMo 가 도메인 적응 LLM 의 가능성을 증명. 13B 모델로 70B 일반 모델 수준의 칩 설계 작업.
  • Google AlphaChip 의 강화학습 배치가 TPU v5 / v6 에 실제 사용. 학문이 산업을 바꾼 예.

당신이 학생이라면 OpenROAD · Tiny Tapeout 으로 시작하라. 당신이 신입 엔지니어라면 Synopsys / Cadence 표준 흐름을 마스터하면서 AI 옵션을 함께 배워라. 당신이 시니어라면 AgentEngineer · Joint Chip Copilot 같은 에이전트 흐름을 익혀라. 칩 설계는 2026 년에도 여전히 사람의 일이지만, AI 와 함께 일하는 사람의 일이다.

참고 자료

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