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半導体デバイス物理完全ガイド: エネルギーバンドからFinFETまで

電子・電気工学の学生が必ず習得すべき半導体物理。本ガイドでは量子力学の基礎から最新GAAトランジスタまで体系的に解説します。

1. 量子力学の基礎（半導体理解のために）

半導体の動作を理解するには、古典力学ではなく量子力学の言語が必要です。

波動と粒子の二重性

ド・ブロイ(de Broglie)は粒子も波動の性質を持つと提唱しました。電子の波長は次のように表されます:

$$\lambda = \frac{h}{p} = \frac{h}{mv}$$

ここで $h$ はプランク定数、$p$ は運動量です。原子スケールでは電子が波のように振る舞うため、半導体中の電子の挙動は古典力学では説明できません。

シュレーディンガー方程式

時間非依存のシュレーディンガー方程式は、半導体中の電子のエネルギー状態を記述します:

$$-\frac{\hbar^2}{2m}\nabla^2\psi + V\psi = E\psi$$

この方程式の解である波動関数 $\psi$ の二乗 $|\psi|^2$ は、特定の位置で電子を見つける確率密度を表します。

エネルギーの量子化

無限ポテンシャル井戸（量子井戸）内の電子のエネルギーは連続的ではなく離散的（量子化）です:

$$E_n = \frac{n^2\pi^2\hbar^2}{2mL^2}, \quad n = 1, 2, 3, \ldots$$

この原理が半導体におけるエネルギーバンド形成の根本的な理由です。

パウリの排他原理

同一の量子状態には2つ以上の電子が存在できません。この原理により、N個の原子が結合するとエネルギー準位がN個に分裂し、最終的に**エネルギーバンド**を形成します。

2. 結晶構造とエネルギーバンド

シリコンのダイヤモンド立方構造

シリコン(Si)はダイヤモンド立方構造を持ちます。各Si原子は4つの隣接原子と共有結合を形成し、FCC（面心立方）格子をベースとしています。

格子定数は $a = 5.43$ Å で、この周期的ポテンシャルがエネルギーバンド構造を決定します。

エネルギーバンドの形成

N個の原子が結合すると、各原子の離散エネルギー準位はN個の近接した準位に分裂します。原子数が非常に多い場合（~$10^{23}$個）、これらの準位は事実上連続した**エネルギーバンド**になります。

- **伝導帯(Conduction Band)**: 電子が自由に移動できるエネルギー領域

- **価電子帯(Valence Band)**: 結合に参加する電子のエネルギー領域

- **エネルギーバンドギャップ(Band Gap)** $E_g$: 2つのバンド間の禁制領域

直接/間接バンドギャップ

| 半導体 | バンドギャップ (eV) | 種類 | 主な用途 |

| ------ | ------------------- | -------------- | -------------- |

| Si | 1.12 | 間接(Indirect) | CPU、メモリ |

| Ge | 0.67 | 間接 | 高周波デバイス |

| GaN | 3.4 | 直接 | 高出力LED |

| SiC | 2.86 | 間接 | パワーデバイス |

直接バンドギャップ半導体（GaAs、GaN）では、電子・正孔再結合時に光子を効率的に放出します。間接バンドギャップのSiは光放出効率が低く、LEDには不向きです。

有効質量(Effective Mass)

結晶中の電子は周期的ポテンシャルの影響を受け、自由電子質量 $m_0$ とは異なる**有効質量** $m^*$ を持ちます:

$$m^* = \hbar^2 \left(\frac{d^2E}{dk^2}\right)^{-1}$$

Siでは電子有効質量 $m_n^* \approx 0.26\,m_0$、正孔有効質量 $m_p^* \approx 0.37\,m_0$ です。

3. 半導体の電気的特性

真性半導体(Intrinsic Semiconductor)

純粋な半導体では電子濃度 $n$ と正孔濃度 $p$ は等しくなります:

$$n = p = n_i$$

$n_i$ は真性キャリア濃度で、温度に強く依存します:

$$n_i = \sqrt{N_c N_v}\exp\left(-\frac{E_g}{2k_BT}\right)$$

Siでは室温(300 K)において $n_i \approx 1.5 \times 10^{10}$ cm$^{-3}$ です。

フェルミ・ディラック分布

エネルギー $E$ の状態が電子で占有される確率:

$$f(E) = \frac{1}{1 + \exp\left(\frac{E - E_F}{k_BT}\right)}$$

$E_F$ は**フェルミ準位**で、真性半導体ではバンドギャップの中間付近に位置します。

質量作用の法則

熱平衡状態では、ドーピングの有無にかかわらず:

$$n \cdot p = n_i^2$$

この関係式は半導体解析の核心的なツールです。

伝導メカニズム

**ドリフト(Drift)**: 電界 $\mathcal{E}$ によるキャリア移動:

$$J_{drift} = (qn\mu_n + qp\mu_p)\mathcal{E}$$

**拡散(Diffusion)**: 濃度勾配によるキャリア移動:

$$J_{diff} = qD_n\frac{dn}{dx} - qD_p\frac{dp}{dx}$$

アインシュタイン関係式: $D = \mu k_BT/q$

4. ドーピングと外因性半導体

n型半導体: ドナードーピング

5族元素（リン P、ヒ素 As、アンチモン Sb）をSiにドーピングすると、余分な電子が伝導帯に移動します。

ドナー濃度 $N_D \gg n_i$ のとき:

$$n \approx N_D, \quad p \approx \frac{n_i^2}{N_D}$$

フェルミ準位は伝導帯側にシフト: $E_F = E_i + k_BT\ln(N_D/n_i)$

p型半導体: アクセプタードーピング

3族元素（ホウ素 B、アルミニウム Al、ガリウム Ga）をドーピングすると、正孔が多数キャリアになります。

アクセプター濃度 $N_A \gg n_i$ のとき:

$$p \approx N_A, \quad n \approx \frac{n_i^2}{N_A}$$

Pythonによるキャリア濃度計算

シリコン真性キャリア濃度（温度の関数）

k_B = 8.617e-5 # eV/K

T = np.linspace(200, 600, 400) # K

E_g = 1.12 # eV (Si)

N_c = 2.8e19 # cm^-3 有効状態密度

N_v = 1.04e19 # cm^-3

n_i = np.sqrt(N_c * N_v) * np.exp(-E_g / (2 * k_B * T))

n型半導体 (N_D = 1e17 cm^-3)

N_D = 1e17

n_n = N_D * np.ones_like(T)

p_n = n_i**2 / N_D

plt.figure(figsize=(10, 6))

plt.semilogy(T, n_i, 'k-', label='Intrinsic ni', linewidth=2)

plt.semilogy(T, n_n, 'b--', label='n-type: n (N_D=1e17)', linewidth=2)

plt.semilogy(T, p_n, 'r--', label='n-type: p (minority)', linewidth=2)

plt.xlabel('Temperature (K)')

plt.ylabel('Carrier Concentration (cm^-3)')

plt.title('Si Carrier Concentration vs Temperature')

plt.legend()

plt.grid(True, alpha=0.3)

plt.tight_layout()

plt.show()

5. p-n接合 (p-n Junction)

半導体デバイスの心臓部。p-n接合の理解なしにすべての半導体デバイスを論じることはできません。

空乏層の形成

p型とn型が接触すると:

1. 濃度差により電子はn→p、正孔はp→nへ**拡散**

2. イオン化したドナー(+)とアクセプター(-)イオンが残り**空間電荷領域**を形成

3. この内部電界がさらなる拡散を阻止 → **熱平衡**

内蔵電位(Built-in Potential)

$$V_{bi} = \frac{k_BT}{q}\ln\left(\frac{N_A N_D}{n_i^2}\right)$$

Siで $N_A = N_D = 10^{17}$ cm$^{-3}$ のとき $V_{bi} \approx 0.83$ V

空乏層幅

$$W = x_n + x_p = \sqrt{\frac{2\varepsilon_s}{q}\left(\frac{N_A + N_D}{N_A N_D}\right)V_{bi}}$$

- $x_n$: n側の空乏深さ、$x_p$: p側の空乏深さ

- 電荷中性: $N_A x_p = N_D x_n$

順方向/逆方向バイアス

**順方向バイアス**: 外部電圧 $V_F$ が内蔵電位を相殺 → 電流が指数関数的に増加:

$$I = I_0\left[\exp\left(\frac{qV}{k_BT}\right) - 1\right]$$

**逆方向バイアス**: 空乏層が拡大し、少数キャリア電流のみ流れる → 降伏(Breakdown)まで非常に小さな電流

降伏現象

- **ツェナー(Zener)降伏**: 強電界によるバンド間トンネリング。高ドーピング濃度で発生

- **なだれ(Avalanche)降伏**: 衝突電離によるキャリア増倍。低ドーピング濃度で発生

6. バイポーラ接合トランジスタ (BJT)

NPN BJTの構造と動作

NPN BJTはn型・p型・n型の3つの半導体領域から構成されます:

- **エミッタ(Emitter)**: 高濃度ドーピング、キャリア注入

- **ベース(Base)**: 非常に薄い(数百nm〜数μm)、p型

- **コレクタ(Collector)**: 広い領域、低ドーピング

順方向活性モードでは、エミッタ-ベース間は順方向、ベース-コレクタ間は逆方向バイアス:

$$I_C = \beta I_B, \quad I_E = I_C + I_B = (\beta + 1)I_B$$

電流利得 $\beta$ は通常50〜500の範囲です。

遷移周波数(Transit Frequency)

$$f_T = \frac{g_m}{2\pi(C_{BE} + C_{BC})}$$

高速BJTは $f_T > 100$ GHz を達成します（HBT、SiGe BiCMOS）。

7. MOSキャパシタとMOSFET

MOS構造

Metal-Oxide-Semiconductor構造は現代VLSIの基盤:

- **ゲート(Metal/Poly-Si)** / **ゲート酸化膜(SiO2またはHigh-k)** / **半導体(Si)**

3つの動作モード

p型Si基板のNMOS基準:

1. **蓄積(Accumulation)**: $V_G < 0$、表面に正孔が蓄積

2. **空乏(Depletion)**: $0 < V_G < V_{th}$、表面に空乏層形成

3. **反転(Inversion)**: $V_G > V_{th}$、表面に電子チャネル形成

しきい値電圧(Threshold Voltage)

$$V_{th} = V_{FB} + 2\phi_F + \frac{Q_{dep}}{C_{ox}}$$

- $V_{FB}$: フラットバンド電圧

- $\phi_F = (k_BT/q)\ln(N_A/n_i)$: フェルミポテンシャル

- $Q_{dep}$: 空乏電荷

- $C_{ox} = \varepsilon_{ox}/t_{ox}$: 酸化膜容量

MOSFETドレイン電流モデル

**線形領域** ($V_{DS} < V_{GS} - V_{th}$):

$$I_D = \mu_n C_{ox}\frac{W}{L}\left[(V_{GS} - V_{th})V_{DS} - \frac{V_{DS}^2}{2}\right]$$

**飽和領域** ($V_{DS} \geq V_{GS} - V_{th}$):

$$I_D = \frac{\mu_n C_{ox}}{2}\frac{W}{L}(V_{GS} - V_{th})^2(1 + \lambda V_{DS})$$

$\lambda$ はチャネル長変調係数、$W/L$ はチャネル幅/長さ比です。

8. CMOS技術

CMOSインバータ

CMOSインバータはPMOSとNMOSを直列接続した基本論理ゲート:

- 入力LOW: PMOS ON、NMOS OFF → 出力HIGH

- 入力HIGH: PMOS OFF、NMOS ON → 出力LOW

- **理想的に静的電力消費なし**

CMOS電力消費

$$P_{total} = P_{dynamic} + P_{static}$$

**動的電力**: $P_{dyn} = \alpha C_{load} V_{DD}^2 f$

- $\alpha$: 活性化係数、$C_{load}$: 負荷容量、$f$: クロック周波数

**静的電力(リーク)**: サブスレショルド電流、BTBT（バンド間トンネリング）など

デナードスケーリング(Dennard Scaling)

チャネル長を $1/\kappa$ 倍に縮小すると:

- 面積: $1/\kappa^2$ 倍減少

- 速度: $\kappa$ 倍向上

- **電力密度**: 理論上一定

しかし10nm以下ではデナードスケーリングが崩壊し、電力密度が急増。これが「ダークシリコン」問題の原因です。

FinFET（3Dトランジスタ）

22nmノードから導入されたFinFETは、チャネルが3Dフィン（fin）構造を形成:

- ゲートがチャネルを3面から包囲 → リーク電流が大幅減少

- 短チャネル効果(SCE)の抑制

- 同じ面積でより高い駆動電流

GAA (Gate-All-Around) FET

サムスン3nm、TSMC 2nmプロセスで導入済み/導入予定の次世代構造:

- ゲートがチャネルを360度完全に包囲（ナノシート/ナノワイヤー）

- FinFETより優れた静電気制御

- CFET（相補型FET）: NMOSとPMOSを垂直積層

9. 半導体製造プロセス(Fabrication)

プロセスフロー概要

原料(Si) → ポリシリコン → CZ成長 → ウェーハ → エピタキシー

→ リソグラフィ → エッチング → イオン注入 → 熱処理 → 成膜(CVD/PVD)

→ CMP → 金属配線 → パッケージング → テスト

リソグラフィ(Lithography)

現代リソグラフィの核心は光源の波長短縮:

- **DUV（深紫外線）**: 193nm ArFレーザー（現在の主流、マルチパターニング適用）

- **EUV（極紫外線）**: 13.5nm光源、ASML NXE/EXEシステム

- EUVシングルパターニングで3nm以下を実現

解像度: $R = k_1\lambda/NA$（レイリー基準）

イオン注入(Ion Implantation)

ドーパント原子をイオンビームで加速してシリコンに注入:

- エネルギー: 数十〜数千 keV

- ドーズ: $10^{11}$〜$10^{16}$ cm$^{-2}$

- 注入後のアニーリング（熱処理）で結晶欠陥を回復

主要成膜プロセス

- **熱酸化(Thermal Oxidation)**: SiO2ゲート酸化膜形成

- **CVD（化学気相成長）**: 多結晶Si、窒化膜、Low-k誘電体

- **ALD（原子層堆積）**: High-k誘電体（HfO2）、均一な極薄膜

- **PVD/スパッタリング**: 金属配線（W、Cu、Ru）

CMP（化学機械研磨）

多層構造の平坦化のためのCMPはスラリー（研磨液）と研磨パッドで数nmレベルの平坦度を達成。3D構造が複雑になるほどCMPプロセス数が増加します。

最先端プロセスノード（2026年）

| 企業 | 現在のノード | 次世代 |

| ------- | ------------------- | ----------- |

| TSMC | 3nm (N3E)、2nm (N2) | 1.4nm (A14) |

| Samsung | 3nm GAA、2nm | 1.4nm |

| Intel | Intel 3（約3nm） | Intel 18A |

10. 光電子デバイス

LED（発光ダイオード）

直接バンドギャップ半導体（GaAs、GaN、InGaAs）で順方向バイアス時:

1. 電子が伝導帯から価電子帯に再結合

2. エネルギー差 $E_g$ に相当する光子を放出

放出波長: $\lambda = hc/E_g$ (nm)

高効率青色LEDはInGaN/GaN構造で実現（中村修二氏、2014年ノーベル賞）。

太陽電池(Solar Cell)

p-n接合太陽電池の動作:

1. 光子吸収 → 電子正孔対生成

2. 内蔵電位により電子はn側、正孔はp側へ移動

3. 外部回路に電流を供給

単接合Si太陽電池の理論効率限界（Shockley-Queisser）: 約29%

多接合III-V太陽電池: 47%以上達成（集光型）

CCD/CMOSイメージセンサ

- **CCD**: バケツリレー方式で電荷を転送。高画質、高消費電力

- **CMOSセンサ**: 各ピクセルに能動回路内蔵。低消費電力、高速読み出し、スマートフォンの主流

11. 最新の半導体トレンド

ムーアの法則の限界

ムーアの法則（集積度が2年ごとに2倍）は物理的限界に近づいています:

- ゲート長数nmでの量子トンネリングの深刻化

- 放熱限界（電力密度数百 W/cm²）

- プロセスコストの指数関数的増加

3D集積技術

**HBM（広帯域メモリ）**: DRAMを垂直積層し、TSV（シリコン貫通電極）で接続 → 帯域幅数TB/s

**チップレット**: 機能別に個別製造したダイをパッケージで統合（AMD、Intel、Apple全社が採用）

GaNパワーデバイス

窒化ガリウムのワイドバンドギャップ（$E_g = 3.4$ eV）と高電子移動度:

- 高電圧・高周波電力変換に最適

- GaN-on-SiC、GaN-on-Si基板

- 65W以上USB-PD充電器やサーバーPSUに普及中

AI専用半導体

- **NPU（ニューラル処理ユニット）**: 行列演算の加速化、低消費電力推論

- **TPU（テンソル処理ユニット）**: Google設計、シストリックアレイ構造

- **HBM + コンピュートダイ**: AIアクセラレータのコアアーキテクチャ（NVIDIA H100、AMD MI300）

12. 主要公式まとめ

| 項目 | 公式 |

| ---------------- | ---------------------------------------------- |

| 真性キャリア濃度 | $n_i = \sqrt{N_c N_v}\exp(-E_g/2k_BT)$ |

| 質量作用の法則 | $np = n_i^2$ |

| 内蔵電位 | $V_{bi} = (k_BT/q)\ln(N_A N_D / n_i^2)$ |

| ダイオード電流 | $I = I_0[\exp(qV/k_BT)-1]$ |

| MOSFET飽和電流 | $I_D = (\mu_n C_{ox}/2)(W/L)(V_{GS}-V_{th})^2$ |

| 動的電力 | $P_{dyn} = \alpha C V_{DD}^2 f$ |

クイズ

**答え**: シリコンは間接バンドギャップ(indirect bandgap)半導体だからです。

**解説**: 間接バンドギャップでは、電子・正孔の再結合時に運動量保存のためにフォノン(phonon)が介在する必要があります。そのため光子放出確率が非常に低く、ほとんどのエネルギーが熱として散逸します。一方、GaAs、GaNのような直接バンドギャップ半導体では運動量変化なしに再結合が起こり、効率よく光子を放出します。これが実用的なLEDにシリコンではなくIII-V化合物半導体が使われる理由です。

**答え**: 複数の短チャネル効果が発生します。

**解説**: ドレイン誘起バリア低下(DIBL)、しきい値電圧ロールオフ(Vthの低下)、サブスレショルド勾配の劣化、ゲート酸化膜トンネリング電流の増大などが代表的です。これらの問題を解決するためにFinFET、GAA構造へと発展しました。短チャネル効果はトランジスタの性能低下とリーク増加をもたらし、微細化の障壁となっています。

**答え**: キャリア濃度差による拡散と内部電界のバランスによって形成されます。

**解説**: p型とn型半導体が接触すると、濃度勾配により電子はnからpへ、正孔はpからnへ拡散します。このとき残されたイオン化ドナー(+)とアクセプター(-)イオンが空間電荷を形成し、この電荷による電界が拡散を妨げる方向に作用します。熱平衡において拡散電流とドリフト電流が正確にバランスするときに形成される電位差が内蔵電位です。

**答え**: PMOSとNMOSが相補的に動作し、VDDからGNDへの直接電流経路が定常状態では存在しないからです。

**解説**: CMOSインバータでは入力がHIGHの場合、NMOSのみがON、PMOSはOFF状態になります。逆に入力がLOWの場合、PMOSのみがON、NMOSはOFFです。したがって理想的な場合、電源(VDD)とグランド(GND)間に直接電流経路がなく、静的電力消費はほぼゼロになります。実際のデバイスではサブスレショルドリーク電流やゲートトンネリング電流が存在しますが、CMOSの低消費電力特性を大きく損なうものではありません。

**答え**: ゲートがチャネルを複数面から制御するため、静電気制御性が大幅に向上するからです。

**解説**: 平面型MOSFETはゲートがチャネルの一面（上面）のみを制御するのに対し、FinFETはフィン（fin）構造の3面をゲートが包囲して電界を印加します。これを「静電気制御性（electrostatic control）が良い」と表現します。ドレイン電界の影響がゲート電界によって効果的に遮断され、DIBLやVthロールオフなどの短チャネル効果が大きく低減されます。GAA（Gate-All-Around）はさらに発展し、チャネルを360度囲んでFinFETの限界を超えた微細化を実現します。

参考文献

- **Sze, S.M. & Ng, K.K.** — _Physics of Semiconductor Devices_ (3rd Ed.), Wiley

- **Neamen, D.A.** — _Semiconductor Physics and Devices: Basic Principles_ (4th Ed.), McGraw-Hill

- **Streetman, B.G. & Banerjee, S.** — _Solid State Electronic Devices_, Pearson

- **MIT OCW 6.012** — Microelectronic Devices and Circuits (Prof. Jesús del Alamo)

- **TSMC Technology Overview** — tsmc.com/technology

- **ITRS/IRDS Roadmap** — irds.ieee.org

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