반도체 소자 물리 완전 가이드: 에너지 밴드부터 최신 FinFET까지

전자/전기공학 학생이라면 반드시 정복해야 할 반도체 물리. 이 가이드에서는 양자역학 기초부터 최신 GAA 트랜지스터까지 체계적으로 다룹니다.

1. 양자역학 기초 (반도체 이해를 위한)

반도체 동작을 이해하려면 고전역학이 아닌 양자역학의 언어가 필요합니다.

파동-입자 이중성

드브로이(de Broglie)는 입자도 파동의 성질을 가진다고 제안했습니다. 전자의 파장은 다음과 같습니다:

$\lambda = \frac{h}{p} = \frac{h}{mv}$

여기서 $h$는 플랑크 상수, $p$는 운동량입니다. 원자 스케일에서 전자는 파동처럼 행동하므로, 반도체 내 전자의 거동은 고전 역학으로 설명할 수 없습니다.

슈뢰딩거 방정식

시간 독립 슈뢰딩거 방정식은 반도체 내 전자의 에너지 상태를 기술합니다:

$-\frac{\hbar^2}{2m}\nabla^2\psi + V\psi = E\psi$

이 방정식의 해인 파동함수 $\psi$의 제곱 $|\psi|^2$는 전자를 특정 위치에서 발견할 확률 밀도를 나타냅니다.

에너지 양자화

무한 퍼텐셜 우물(양자 우물) 내의 전자 에너지는 연속적이지 않고 이산적(quantized)입니다:

$E_n = \frac{n^2\pi^2\hbar^2}{2mL^2}, \quad n = 1, 2, 3, \ldots$

이 원리가 반도체 내 에너지 밴드 형성의 근본적 이유입니다.

파울리 배타 원리

동일한 양자 상태에는 두 개 이상의 전자가 존재할 수 없습니다. 이 원리로 인해 N개의 원자가 결합하면 에너지 레벨이 N개로 분리되고, 결국 에너지 밴드를 형성합니다.

2. 결정 구조와 에너지 밴드

실리콘의 다이아몬드 격자 구조

실리콘(Si)은 다이아몬드 입방 구조(diamond cubic structure)를 가집니다. 각 Si 원자는 4개의 이웃 원자와 공유 결합을 형성하며, FCC(face-centered cubic) 격자에 기반합니다.

격자 상수는 $a = 5.43$ Å이며, 이 주기적 포텐셜이 에너지 밴드 구조를 결정합니다.

에너지 밴드 형성

N개의 원자가 결합할 때, 각 원자의 이산 에너지 레벨은 N개의 근접한 레벨로 분리됩니다. 원자 수가 매우 많을 때(~$10^{23}$개) 이 레벨들은 사실상 연속적인 에너지 밴드가 됩니다.

• 전도대(Conduction Band): 전자가 자유롭게 이동 가능한 에너지 영역
• 가전자대(Valence Band): 결합에 참여하는 전자들의 에너지 영역
• 에너지 밴드갭(Band Gap) $E_g$: 두 밴드 사이의 금지 구역

직접/간접 밴드갭

직접 밴드갭 반도체(GaAs, GaN)에서는 전자-정공 재결합 시 광자를 효율적으로 방출합니다. 간접 밴드갭인 Si은 광 방출 효율이 낮아 LED에 부적합합니다.

유효 질량 (Effective Mass)

결정 내 전자는 주기적 포텐셜의 영향을 받아 자유 전자 질량 $m_0$와 다른 유효 질량 $m^*$를 가집니다:

$m^* = \hbar^2 \left(\frac{d^2E}{dk^2}\right)^{-1}$

Si에서 전자 유효 질량은 $m_n^* \approx 0.26\,m_0$, 정공 유효 질량은 $m_p^* \approx 0.37\,m_0$입니다.

3. 반도체의 전기적 특성

진성 반도체 (Intrinsic Semiconductor)

순수 반도체에서 전자 농도 $n$과 정공 농도 $p$는 서로 같습니다:

$n = p = n_i$

$n_i$는 진성 캐리어 농도로, 온도에 강하게 의존합니다:

$n_i = \sqrt{N_c N_v}\exp\left(-\frac{E_g}{2k_BT}\right)$

Si에서 상온(300 K) 기준 $n_i \approx 1.5 \times 10^{10}$ cm$^{-3}$입니다.

페르미-디랙 분포

에너지 $E$인 상태가 전자로 채워질 확률:

$f(E) = \frac{1}{1 + \exp\left(\frac{E - E_F}{k_BT}\right)}$

$E_F$는 페르미 레벨로, 진성 반도체에서는 밴드갭 중간 부근에 위치합니다.

질량 작용의 법칙

열평형 상태에서는 도핑 여부와 관계없이:

$n \cdot p = n_i^2$

이 관계는 반도체 해석의 핵심 도구입니다.

전도 메커니즘

드리프트(Drift): 전기장 $\mathcal{E}$에 의한 캐리어 이동 $J_{drift} = (qn\mu_n + qp\mu_p)\mathcal{E}$

확산(Diffusion): 농도 기울기에 의한 캐리어 이동 $J_{diff} = qD_n\frac{dn}{dx} - qD_p\frac{dp}{dx}$

아인슈타인 관계식: $D = \mu k_BT/q$

4. 도핑과 외인성 반도체

n형 반도체: 도너 도핑

5족 원소(인 P, 비소 As, 안티모니 Sb)를 Si에 도핑하면, 여분의 전자가 전도대로 이동합니다.

도너 농도 $N_D \gg n_i$일 때: $n \approx N_D, \quad p \approx \frac{n_i^2}{N_D}$

페르미 레벨은 전도대 쪽으로 이동: $E_F = E_i + k_BT\ln(N_D/n_i)$

p형 반도체: 억셉터 도핑

3족 원소(붕소 B, 알루미늄 Al, 갈륨 Ga)를 도핑하면, 정공이 주 캐리어가 됩니다.

억셉터 농도 $N_A \gg n_i$일 때: $p \approx N_A, \quad n \approx \frac{n_i^2}{N_A}$

Python으로 캐리어 농도 계산

import numpy as np
import matplotlib.pyplot as plt

# 실리콘 진성 캐리어 농도 (온도 함수)
k_B = 8.617e-5  # eV/K
T = np.linspace(200, 600, 400)  # K
E_g = 1.12  # eV (Si)
N_c = 2.8e19  # cm^-3 유효 상태 밀도
N_v = 1.04e19  # cm^-3

n_i = np.sqrt(N_c * N_v) * np.exp(-E_g / (2 * k_B * T))

# n형 반도체 (N_D = 1e17 cm^-3)
N_D = 1e17
n_n = N_D * np.ones_like(T)
p_n = n_i**2 / N_D

plt.figure(figsize=(10, 6))
plt.semilogy(T, n_i, 'k-', label='Intrinsic ni', linewidth=2)
plt.semilogy(T, n_n, 'b--', label='n-type: n (N_D=1e17)', linewidth=2)
plt.semilogy(T, p_n, 'r--', label='n-type: p (minority)', linewidth=2)
plt.xlabel('Temperature (K)')
plt.ylabel('Carrier Concentration (cm^-3)')
plt.title('Si Carrier Concentration vs Temperature')
plt.legend()
plt.grid(True, alpha=0.3)
plt.tight_layout()
plt.show()

5. p-n 접합 (p-n Junction)

반도체 소자의 심장부. p-n 접합의 이해 없이는 모든 반도체 소자를 논할 수 없습니다.

공핍층 형성

p형과 n형이 접촉하면:

1. 농도 차이로 전자는 n→p, 정공은 p→n으로 확산
2. 이온화된 도너(+)와 억셉터(-) 이온이 남아 공간 전하 영역 형성
3. 이 내부 전기장이 추가 확산을 차단 → 열평형

내장 전위 (Built-in Potential)

$V_{bi} = \frac{k_BT}{q}\ln\left(\frac{N_A N_D}{n_i^2}\right)$

Si에서 $N_A = N_D = 10^{17}$ cm$^{-3}$이면 $V_{bi} \approx 0.83$ V

공핍층 폭

$W = x_n + x_p = \sqrt{\frac{2\varepsilon_s}{q}\left(\frac{N_A + N_D}{N_A N_D}\right)V_{bi}}$

• $x_n$: n측 공핍 깊이, $x_p$: p측 공핍 깊이
• 전하 중성: $N_A x_p = N_D x_n$

순방향/역방향 바이어스

순방향 바이어스: 외부 전압 $V_F$가 내장 전위를 상쇄 → 전류가 지수적으로 증가 $I = I_0\left[\exp\left(\frac{qV}{k_BT}\right) - 1\right]$

역방향 바이어스: 공핍층 확대, 소수 캐리어 전류만 흐름 → 항복(Breakdown)까지 매우 작은 전류

항복 현상

• 제너(Zener) 항복: 강한 전기장에서 밴드-투-밴드 터널링. 높은 도핑 농도에서 발생
• 애벌란시(Avalanche) 항복: 충돌 이온화에 의한 캐리어 증배. 낮은 도핑 농도에서 발생

6. 쌍극성 접합 트랜지스터 (BJT)

NPN BJT 구조와 동작

NPN BJT는 n형-p형-n형 반도체 세 영역으로 구성됩니다:

• 이미터(Emitter): 고농도 도핑, 캐리어 주입
• 베이스(Base): 매우 얇음 (수백 nm~수 μm), p형
• 컬렉터(Collector): 넓은 영역, 낮은 도핑

순방향 활성 모드에서 이미터-베이스는 순방향, 베이스-컬렉터는 역방향 바이어스:

$I_C = \beta I_B, \quad I_E = I_C + I_B = (\beta + 1)I_B$

전류 이득 $\beta$는 일반적으로 50~500 범위입니다.

전이 주파수 (Transit Frequency)

$f_T = \frac{g_m}{2\pi(C_{BE} + C_{BC})}$

고속 BJT는 $f_T > 100$ GHz를 달성합니다 (HBT, SiGe BiCMOS).

7. MOS 커패시터와 MOSFET

MOS 구조

Metal-Oxide-Semiconductor 구조는 현대 VLSI의 기본:

• 게이트(Metal/Poly-Si) / 게이트 산화막(SiO2 or High-k) / 반도체(Si)

세 가지 동작 모드

p형 Si 기판 기준 NMOS:

1. 축적(Accumulation): $V_G < 0$, 표면에 정공 축적
2. 공핍(Depletion): $0 < V_G < V_{th}$, 표면 공핍층 형성
3. 반전(Inversion): $V_G > V_{th}$, 표면에 전자 채널 형성

임계 전압 (Threshold Voltage)

$V_{th} = V_{FB} + 2\phi_F + \frac{Q_{dep}}{C_{ox}}$

• $V_{FB}$: 플랫밴드 전압
• $\phi_F = (k_BT/q)\ln(N_A/n_i)$: 페르미 포텐셜
• $Q_{dep}$: 공핍 전하
• $C_{ox} = \varepsilon_{ox}/t_{ox}$: 산화막 커패시턴스

MOSFET 드레인 전류 모델

선형 영역 ($V_{DS} < V_{GS} - V_{th}$): $I_D = \mu_n C_{ox}\frac{W}{L}\left[(V_{GS} - V_{th})V_{DS} - \frac{V_{DS}^2}{2}\right]$

포화 영역 ($V_{DS} \geq V_{GS} - V_{th}$): $I_D = \frac{\mu_n C_{ox}}{2}\frac{W}{L}(V_{GS} - V_{th})^2(1 + \lambda V_{DS})$

$\lambda$는 채널 길이 변조 계수, $W/L$은 채널 폭/길이 비입니다.

8. CMOS 기술

CMOS 인버터

CMOS 인버터는 PMOS와 NMOS를 직렬 연결한 기본 논리 게이트:

• 입력 LOW: PMOS ON, NMOS OFF → 출력 HIGH
• 입력 HIGH: PMOS OFF, NMOS ON → 출력 LOW
• 이상적으로 정적 전력 소모 없음

CMOS 전력 소모

$P_{total} = P_{dynamic} + P_{static}$

동적 전력: $P_{dyn} = \alpha C_{load} V_{DD}^2 f$

• $\alpha$: 활성화 계수, $C_{load}$: 부하 커패시턴스, $f$: 클럭 주파수

정적 전력(누설): 서브스레시홀드 전류, BTBT(밴드간 터널링) 등

스케일링 법칙 (Dennard Scaling)

채널 길이를 $1/\kappa$ 배 축소하면:

• 면적: $1/\kappa^2$ 배 감소
• 속도: $\kappa$ 배 향상
• 전력 밀도: 이론상 일정

하지만 10nm 이하에서 Dennard Scaling이 붕괴되면서 전력 밀도가 급증하고, 이것이 "dark silicon" 문제의 원인입니다.

FinFET (3D 트랜지스터)

22nm 노드부터 도입된 FinFET은 채널이 3D 핀(fin) 구조를 형성합니다:

• 게이트가 채널을 3면에서 감싸 → 누설 전류 대폭 감소
• 짧은 채널 효과(SCE) 억제
• 같은 면적에서 더 높은 구동 전류

GAA (Gate-All-Around) FET

삼성 3nm, TSMC 2nm 공정에서 도입 예정/도입 중인 차세대 구조:

• 게이트가 채널을 360도 완전히 둘러쌈 (나노시트/나노와이어)
• FinFET 대비 더 우수한 정전기 제어
• CFET(Complementary FET): NMOS/PMOS를 수직으로 적층

9. 반도체 제조 공정 (Fabrication)

공정 흐름 개요

원재료(Si) → 폴리실리콘 → CZ 성장 → 웨이퍼 → 에피택시
→ 리소그래피 → 식각 → 이온주입 → 열처리 → 증착(CVD/PVD)
→ CMP → 금속 배선 → 패키징 → 테스트

리소그래피 (Lithography)

현대 리소그래피의 핵심은 광원의 파장 단축:

• DUV(심자외선): 193nm ArF 레이저 (현재 주류, multi-patterning 적용)
• EUV(극자외선): 13.5nm 광원, ASML NXE/EXE 시스템
• EUV 싱글 패터닝으로 3nm 이하 구현

해상도: $R = k_1\lambda/NA$ (레일리 기준)

이온 주입 (Ion Implantation)

도핑 원소를 이온빔으로 가속하여 실리콘에 주입:

• 에너지: 수십~수천 keV
• 도즈: $10^{11}$~$10^{16}$ cm$^{-2}$
• 주입 후 어닐링(열처리)으로 결함 회복

핵심 증착 공정

• 열산화(Thermal Oxidation): SiO2 게이트 산화막 형성
• CVD(화학기상증착): 다결정 Si, 질화막, Low-k 유전체
• ALD(원자층증착): High-k 유전체(HfO2), 균일한 극박막
• PVD/스퍼터링: 금속 배선(W, Cu, Ru)

CMP (화학적 기계적 연마)

다층 구조 평탄화를 위한 CMP는 슬러리(연마액) + 연마패드로 수 nm 수준 평탄도 달성. 3D 구조가 복잡해질수록 CMP 공정 수가 증가합니다.

현재 첨단 공정 노드

10. 광전 소자

LED (Light Emitting Diode)

직접 밴드갭 반도체(GaAs, GaN, InGaAs)에서 순방향 바이어스 시:

1. 전자가 전도대에서 가전자대로 재결합
2. 에너지 차이 $E_g$에 해당하는 광자 방출

방출 파장: $\lambda = hc/E_g$ (nm)

고효율 청색 LED는 InGaN/GaN 구조로 구현 (나카무라 슈지 2014년 노벨상).

태양전지 (Solar Cell)

p-n 접합 태양전지의 동작:

1. 광자 흡수 → 전자-정공 쌍 생성
2. 내장 전위에 의해 전자는 n측, 정공은 p측으로 이동
3. 외부 회로에 전류 공급

단접합 Si 태양전지 이론 효율 한계(Shockley-Queisser): ~29% 다중접합 III-V 태양전지: 47% 이상 달성 (집광형)

CCD/CMOS 이미지 센서

• CCD: 전하를 버킷 브리게이드 방식으로 전송. 고화질, 고전력
• CMOS 센서: 각 픽셀에 능동 회로 내장. 저전력, 빠른 읽기, 스마트폰 주류

11. 최신 반도체 트렌드

무어의 법칙의 한계

무어의 법칙(집적도 2년마다 2배)은 물리적 한계에 근접:

• 게이트 길이 수 nm에서 양자 터널링 심화
• 열 방출 한계 (전력 밀도 수백 W/cm²)
• 공정 비용의 기하급수적 증가

3D 집적 기술

HBM (High Bandwidth Memory): DRAM을 수직 적층, TSV(실리콘 관통 전극)로 연결 → 대역폭 수 TB/s 칩렛(Chiplet): 기능별 다이를 분리 제작 후 패키지에서 통합 (AMD, Intel, Apple 모두 채택)

GaN 전력 소자

갈륨 나이트라이드의 넓은 밴드갭($E_g = 3.4$ eV)과 높은 전자 이동도:

• 고전압/고주파 전력 변환에 최적
• GaN-on-SiC, GaN-on-Si 기판
• 65W 이상 USB-PD 충전기, 서버 PSU에 확산 중

AI 전용 반도체

• NPU(신경처리장치): 행렬 연산 가속화, 저전력 추론
• TPU(텐서처리장치): Google 설계, 시스토릭 어레이 구조
• HBM + Compute Die: AI 가속기의 핵심 아키텍처 (NVIDIA H100, AMD MI300)

12. 핵심 공식 요약

퀴즈

참고 문헌

• Sze, S.M. & Ng, K.K. — Physics of Semiconductor Devices (3rd Ed.), Wiley
• Neamen, D.A. — Semiconductor Physics and Devices: Basic Principles (4th Ed.), McGraw-Hill
• Streetman, B.G. & Banerjee, S. — Solid State Electronic Devices, Pearson
• MIT OCW 6.012 — Microelectronic Devices and Circuits (Prof. Jesús del Alamo)
• TSMC Technology Overview — tsmc.com/technology
• ITRS/IRDS Roadmap — irds.ieee.org

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