数字逻辑设计完全指南：从布尔代数到 CPU 设计

十进制转二进制——不断除以 2:
  45 ÷ 2 = 22 余 1
  22 ÷ 2 = 11 余 0
  11 ÷ 2 =  5 余 1
   5 ÷ 2 =  2 余 1
   2 ÷ 2 =  1 余 0
   1 ÷ 2 =  0 余 1
  结果: 101101(二进制)

+5  →  0000 0101
求 -5:
  一的补码:  1111 1010
  加 1:      1111 1011  ← -5 的二进制补码表示

交换律:   A + B = B + A,      A · B = B · A
结合律:   A + (B+C) = (A+B) + C
分配律:   A · (B+C) = AB + AC
恒等律:   A + 0 = A,  A · 1 = A
互补律:   A + A' = 1, A · A' = 0
幂等律:   A + A = A,  A · A = A

(A · B)' = A' + B'
(A + B)' = A' · B'

AND 门:              OR 门:               NOT 门:
A  B  A·B            A  B  A+B            A  A'
0  0   0             0  0   0             0   1
0  1   0             0  1   1             1   0
1  0   0             1  0   1
1  1   1             1  1   1

NAND 门:             NOR 门:
A  B  (A·B)'         A  B  (A+B)'
0  0    1            0  0    1
0  1    1            0  1    0
1  0    1            1  0    0
1  1    0            1  1    0

XOR 门:              XNOR 门:
A  B  A⊕B            A  B  (A⊕B)'
0  0   0             0  0    1
0  1   1             0  1    0
1  0   1             1  0    0
1  1   0             1  1    1

NOT A   = A NAND A
A AND B = (A NAND B) NAND (A NAND B)
A OR B  = (A NAND A) NAND (B NAND B)

          CD
AB      00  01  11  10
00  [    1   0   1   1  ]
01  [    1   1   1   0  ]
11  [    0   1   1   0  ]
10  [    0   0   1   1  ]

半加器(Half Adder):
  和(Sum)   S = A ⊕ B
  进位(Carry) C = A · B

全加器(Full Adder):
  和(Sum)    S    = A ⊕ B ⊕ Cin
  进位(Carry) Cout = AB + Cin(A ⊕ B)

4 选 1 MUX(选择线 S1、S0):
  S1=0, S0=0 → Y = I0
  S1=0, S0=1 → Y = I1
  S1=1, S0=0 → Y = I2
  S1=1, S0=1 → Y = I3

SR 锁存器真值表:
S  R  Q(次态)
0  0  Q(保持)
1  0  1(置位)
0  1  0(复位)
1  1  不确定(禁止)

D 触发器:   Q(次态) = D

JK 触发器:
  J=0, K=0 → Q(保持)
  J=1, K=0 → Q=1(置位)
  J=0, K=1 → Q=0(复位)
  J=1, K=1 → Q'(翻转)

T 触发器:
  T=0 → Q(保持)
  T=1 → Q'(翻转)

3 位异步(行波)计数器:
  三个 T 触发器串联。
  0 → 1 → 2 → 3 → 4 → 5 → 6 → 7 → 0 ...
  缺点:会产生进位传播延迟(行波延迟)。

3 位同步计数器:
  所有触发器共用同一个时钟。
  优点:输出同时变化,可实现高速运行。

状态: S0(0 韩元), S1(100 韩元), S2(200 韩元), S3(300 韩元 → 出饮料)
输入: 100 韩元(A), 200 韩元(B)

状态转移:
  S0 --A--> S1
  S0 --B--> S2
  S1 --A--> S2
  S1 --B--> S3(出货)
  S2 --A--> S3(出货)
  S2 --B--> S3(出货,找零 100 韩元)

module module_name (
    input  wire        clk,
    input  wire        reset,
    input  wire [3:0]  data_in,
    output reg  [3:0]  data_out
);
    wire [3:0] temp;

    // 组合逻辑 —— assign
    assign temp = data_in & 4'b1111;

    // 时序逻辑 —— always
    always @(posedge clk or posedge reset) begin
        if (reset)
            data_out <= 4'b0000;
        else
            data_out <= temp;
    end
endmodule

module d_ff (
    input  wire clk,
    input  wire reset,
    input  wire d,
    output reg  q
);
    always @(posedge clk or posedge reset) begin
        if (reset)
            q <= 1'b0;
        else
            q <= d;
    end
endmodule

module counter_4bit (
    input  wire       clk,
    input  wire       reset,
    output reg  [3:0] count
);
    always @(posedge clk or posedge reset) begin
        if (reset)
            count <= 4'b0000;
        else
            count <= count + 1'b1;
    end
endmodule

module tb_counter;
    reg        clk, reset;
    wire [3:0] count;

    counter_4bit uut (
        .clk(clk),
        .reset(reset),
        .count(count)
    );

    // 10 ns 时钟周期
    initial clk = 0;
    always #5 clk = ~clk;

    initial begin
        reset = 1;
        #20 reset = 0;
        #200 $finish;
    end

    initial begin
        $monitor("t=%0t reset=%b count=%b", $time, reset, count);
    end
endmodule

1. 设计输入(编写 HDL 代码 / 原理图)
        ↓
2. 综合(Synthesis)→ 门级网表
        ↓
3. 实现(Implementation)
   ├── 映射(Map)→ 分配到 FPGA 资源
   ├── 布局(Place)→ 确定物理位置
   └── 布线(Route)→ 确定连接线
        ↓
4. 时序分析(Timing Analysis)
        ↓
5. 生成比特流(Bitstream Generation)
        ↓
6. FPGA 编程

ALU 输入:
  A, B      —— n 位操作数
  OpCode    —— 选择运算类型

ALU 输出:
  Result    —— n 位运算结果
  Zero      —— 结果为 0 时为 1
  Carry     —— 发生进位时为 1
  Overflow  —— 发生溢出时为 1
  Negative  —— 结果为负数时为 1

运算示例:
  000 → A + B(加法)
  001 → A - B(减法)
  010 → A AND B
  011 → A OR B
  100 → A XOR B
  101 → NOT A
  110 → A << 1(逻辑左移)
  111 → A >> 1(逻辑右移)

module register_file (
    input  wire        clk,
    input  wire        we,
    input  wire [4:0]  rs1, rs2, rd,
    input  wire [31:0] write_data,
    output wire [31:0] read_data1,
    output wire [31:0] read_data2
);
    reg [31:0] regs [0:31];

    assign read_data1 = regs[rs1];
    assign read_data2 = regs[rs2];

    always @(posedge clk) begin
        if (we && rd != 0)
            regs[rd] <= write_data;
    end
endmodule

IF  —— 取指:从 PC 指向的地址读出指令
ID  —— 译码:读取寄存器,生成控制信号
EX  —— 执行:ALU 完成运算
MEM —— 访存:读写数据存储器
WB  —— 写回:将结果写入寄存器堆

时钟:      1   2   3   4   5   6   7   8   9
指令 1:   IF  ID  EX  ME  WB
指令 2:       IF  ID  EX  ME  WB
指令 3:           IF  ID  EX  ME  WB
指令 4:               IF  ID  EX  ME  WB
指令 5:                   IF  ID  EX  ME  WB

【基础】
  布尔代数 → 逻辑门 → 卡诺图
        ↓
【组合电路】
  加法器, MUX, 译码器, 编码器
        ↓
【时序电路】
  锁存器 → 触发器 → 寄存器 → 计数器
        ↓
【系统级设计】
  FSM → 数据通路 → 控制单元
        ↓
【HDL 与 FPGA】
  Verilog → 仿真 → FPGA 实现
        ↓
【处理器架构】
  ALU → 流水线 → 存储层次
        ↓
【AI 硬件】
  GPU 架构 → TPU/NPU → FPGA 加速