デジタル論理設計完全ガイド: ブール代数からCPU設計まで

10進数 → 2進数 (2による繰り返し除算):
  45 ÷ 2 = 22 余り 1
  22 ÷ 2 = 11 余り 0
  11 ÷ 2 =  5 余り 1
   5 ÷ 2 =  2 余り 1
   2 ÷ 2 =  1 余り 0
   1 ÷ 2 =  0 余り 1
  結果: 101101(2)

+5  →  0000 0101
-5を求める:
  1の補数:  1111 1010
  +1:       1111 1011  ← -5の2の補数表現

交換則:   A + B = B + A,      A · B = B · A
結合則:   A + (B+C) = (A+B) + C
分配則:   A · (B+C) = AB + AC
恒等元:   A + 0 = A,  A · 1 = A
補元:     A + A' = 1, A · A' = 0
べき等則: A + A = A,  A · A = A

(A · B)' = A' + B'
(A + B)' = A' · B'

ANDゲート:           ORゲート:            NOTゲート:
A  B  A·B            A  B  A+B            A  A'
0  0   0             0  0   0             0   1
0  1   0             0  1   1             1   0
1  0   0             1  0   1
1  1   1             1  1   1

NANDゲート:          NORゲート:
A  B  (A·B)'         A  B  (A+B)'
0  0    1            0  0    1
0  1    1            0  1    0
1  0    1            1  0    0
1  1    0            1  1    0

XORゲート:           XNORゲート:
A  B  A⊕B            A  B  (A⊕B)'
0  0   0             0  0    1
0  1   1             0  1    0
1  0   1             1  0    0
1  1   0             1  1    1

NOT A   = A NAND A
A AND B = (A NAND B) NAND (A NAND B)
A OR B  = (A NAND A) NAND (B NAND B)

          CD
AB      00  01  11  10
00  [    1   0   1   1  ]
01  [    1   1   1   0  ]
11  [    0   1   1   0  ]
10  [    0   0   1   1  ]

半加算器 (Half Adder):
  和(Sum)   S = A ⊕ B
  桁上(Carry) C = A · B

全加算器 (Full Adder):
  S    = A ⊕ B ⊕ Cin
  Cout = AB + Cin(A ⊕ B)

4:1 MUX (選択信号 S1, S0):
  S1=0, S0=0 → Y = I0
  S1=0, S0=1 → Y = I1
  S1=1, S0=0 → Y = I2
  S1=1, S0=1 → Y = I3

SRラッチの真理値表:
S  R  Q(次)
0  0  Q(保持)
1  0  1 (Set)
0  1  0 (Reset)
1  1  不定 (禁止)

D フリップフロップ:  Q(次) = D

JK フリップフロップ:
  J=0, K=0 → Q(保持)
  J=1, K=0 → Q=1 (Set)
  J=0, K=1 → Q=0 (Reset)
  J=1, K=1 → Q' (反転)

T フリップフロップ:
  T=0 → Q(保持)
  T=1 → Q' (反転)

3ビット非同期カウンタ (リプルカウンタ):
  3個のTフリップフロップの直列接続
  0 → 1 → 2 → 3 → 4 → 5 → 6 → 7 → 0 ...
  欠点: リプル遅延が蓄積する

3ビット同期カウンタ:
  全フリップフロップが共通クロックを使用
  全出力が同時に変化 → リプル遅延なし

状態: S0(0円), S1(100円), S2(200円), S3(300円 → 飲料排出)
入力: A(100円投入), B(200円投入)

状態遷移:
  S0 --A--> S1
  S0 --B--> S2
  S1 --A--> S2
  S1 --B--> S3(飲料排出)
  S2 --A--> S3(飲料排出)
  S2 --B--> S3(飲料排出, 100円返却)

module module_name (
    input  wire        clk,
    input  wire        reset,
    input  wire [3:0]  data_in,
    output reg  [3:0]  data_out
);
    wire [3:0] temp;

    // 組合せ回路: assign
    assign temp = data_in & 4'b1111;

    // 順序回路: always
    always @(posedge clk or posedge reset) begin
        if (reset)
            data_out <= 4'b0000;
        else
            data_out <= temp;
    end
endmodule

module d_ff (
    input  wire clk,
    input  wire reset,
    input  wire d,
    output reg  q
);
    always @(posedge clk or posedge reset) begin
        if (reset)
            q <= 1'b0;
        else
            q <= d;
    end
endmodule

module counter_4bit (
    input  wire       clk,
    input  wire       reset,
    output reg  [3:0] count
);
    always @(posedge clk or posedge reset) begin
        if (reset)
            count <= 4'b0000;
        else
            count <= count + 1'b1;
    end
endmodule

module tb_counter;
    reg        clk, reset;
    wire [3:0] count;

    counter_4bit uut (
        .clk(clk),
        .reset(reset),
        .count(count)
    );

    // 10nsクロック周期
    initial clk = 0;
    always #5 clk = ~clk;

    initial begin
        reset = 1;
        #20 reset = 0;
        #200 $finish;
    end

    initial begin
        $monitor("t=%0t reset=%b count=%b", $time, reset, count);
    end
endmodule

1. 設計入力 (HDLコード記述 / 回路図入力)
        ↓
2. 合成 (Synthesis) → ゲートレベルネットリスト生成
        ↓
3. 実装 (Implementation)
   ├── マッピング (Map) → FPGAリソースへの割り当て
   ├── 配置 (Place) → 物理的位置の決定
   └── 配線 (Route) → 接続線の決定
        ↓
4. タイミング解析 (Timing Analysis) → セットアップ/ホールド制約の検証
        ↓
5. ビットストリーム生成 (Bitstream Generation)
        ↓
6. FPGAプログラミング (JTAGダウンロード)

ALU入力:
  A, B     — nビット被演算数
  OpCode   — 演算選択

ALU出力:
  Result   — nビット演算結果
  Zero     — 結果が0のとき1
  Carry    — 桁上げ発生時1
  Overflow — オーバーフロー発生時1
  Negative — 結果が負のとき1

演算例:
  000 → A + B (加算)
  001 → A - B (減算)
  010 → A AND B
  011 → A OR B
  100 → A XOR B
  101 → NOT A
  110 → A << 1 (左シフト)
  111 → A >> 1 (右シフト)

module register_file (
    input  wire        clk,
    input  wire        we,
    input  wire [4:0]  rs1, rs2, rd,
    input  wire [31:0] write_data,
    output wire [31:0] read_data1,
    output wire [31:0] read_data2
);
    reg [31:0] regs [0:31];

    assign read_data1 = regs[rs1];
    assign read_data2 = regs[rs2];

    always @(posedge clk) begin
        if (we && rd != 0)
            regs[rd] <= write_data;
    end
endmodule

IF  — 命令フェッチ: PCのアドレスから命令メモリを読み出す
ID  — 命令デコード: レジスタ読み出し、制御信号生成
EX  — 実行: ALU演算
MEM — メモリアクセス: データメモリの読み書き
WB  — ライトバック: 結果をレジスタファイルに書き戻す

クロック:   1   2   3   4   5   6   7   8   9
命令1:     IF  ID  EX  ME  WB
命令2:         IF  ID  EX  ME  WB
命令3:             IF  ID  EX  ME  WB
命令4:                 IF  ID  EX  ME  WB
命令5:                     IF  ID  EX  ME  WB

【基礎】
  ブール代数 → 論理ゲート → カルノー図
        ↓
【組合せ回路】
  加算器, MUX, デコーダ, エンコーダ
        ↓
【順序回路】
  ラッチ → フリップフロップ → レジスタ → カウンタ
        ↓
【システム設計】
  FSM → データパス → 制御ユニット
        ↓
【HDL/FPGA】
  Verilog → シミュレーション → FPGA実装
        ↓
【プロセッサアーキテクチャ】
  ALU → パイプライン → メモリ階層
        ↓
【AIハードウェア】
  GPUアーキテクチャ → TPU/NPU → FPGA加速